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器件型号：AFE7900 您好！
我有一个使用 AFE9000 RF IC 的定制电路板、
我正在尝试使用外部 Latte SPI 模块进行配置(请参阅在安全文件夹中提供的 Vitis Format.doc 中生成 SPI 写入)。
能够读取和写入寄存器、但配置失败。
附加 SPI 模块的日志以供参考。
1.我使用的是工具版本2.05、Latte Framework 版本；5.7.2、可在我的 AFE79XX 安全文件夹中找到
在 FPGA 中、我将 STX5、STX6用于 Rx_serial_data (1：0) 、STX1、STX2用于 TX_serial_data (1：0)
3.为我的应用修改了 S2_OnboardClk_RX_250M_TX_500M_FB_disabled.py
############## Read me ##############
#In HSDC Pro DAC tab, Select AFE79xx_2x2TX_44210; Data Rate = 491.52M
#In HSDC Pro ADC tab, Select AFE79xx_2x2RX_24410; Data Rate = 245.76M
sysParams=AFE.systemParams
sysParams.__init__();sysParams.chipVersion=chipVersion
setupParams.skipFpga = 1 # setup FPGA (TSW14J56) using HSDC Pro
############## Top Level ##############
sysParams.FRef = 245.76
sysParams.FadcRx = 2949.12
sysParams.FadcFb = 2949.12
sysParams.Fdac = 2949.12*2
sysParams.externalClockRx=False
sysParams.externalClockTx=False
############## Digital Chain ##############
##### RX #####
sysParams.ddcFactorRx = [12,12,12,12] #DDC decimation factor for RX A, B, C and D
sysParams.rxNco0 = [[5400,5400], #Band0, Band1 for RXA
[500,500], #Band0, Band1 for RXB
[2500,2500], #Band0, Band1 for RXC
[1800,1800]] #Band0, Band1 for RXD
##### FB #####
sysParams.fbEnable = [False,False]
sysParams.ddcFactorFb = [6,6] #DDC decimation factor for FB 1 and 2
sysParams.fbNco0 = [500,1800] #Band0 for FB1 and FB2
##### TX #####
sysParams.ducFactorTx = [24,24,24,24] #DUC interpolation factor for TX A, B, C and D
sysParams.txNco0 = [[5400,5400], #Band0, Band1 for TXA
[500,500], #Band0, Band1 for TXB
[2500,2500], #Band0, Band1 for TXC
[1800,1800]] #Band0, Band1 for TXD
############## JESD ##############
##### ADC-JESD #####
sysParams.jesdSystemMode= [5,5]
#SystemMode 0: 2R1F-FDD ; rx1-rx2-fb -fb
#SystemMode 1: 1R1F-FDD ; rx -rx -fb -fb
#SystemMode 2: 2R-FDD ; rx1-rx1-rx2-rx2
#SystemMode 3: 1R ; rx -rx -rx -rx
#SystemMode 4: 1F ; fb -fb- fb -fb
#SystemMode 5: 1R1F-TDD ; rx/fb-rx/fb-rx/fb-rx/fb
sysParams.jesdTxProtocol= [0,0] # 0 - 8b/10b encoding; 2 - 64b/66b encoding
sysParams.LMFSHdRx = ["24410","24410","24410","24410"]
# The 2nd and 4th are valid only for jesdSystemMode values in (0,2).
# For other modes, select 4 converter modes for 1st and 3rd.
sysParams.LMFSHdFb = ["22210","22210"]
sysParams.rxJesdTxScr = [True,True,True,True]
sysParams.fbJesdTxScr = [True,True]
sysParams.rxJesdTxK = [32,32,32,32]
sysParams.fbJesdTxK = [32,32]
sysParams.jesdTxLaneMux = [0,1,2,3,4,5,6,7] # Enter which lanes you want in each location.
# For example, if you want to exchange the first two lines of each 2T,
# this should be [[1,0,2,3],[5,4,6,7]]
##### DAC-JESD #####
sysParams.jesdRxProtocol= [0,0]
sysParams.LMFSHdTx = ["24410","24410","24410","24410"]
sysParams.jesdRxLaneMux = [0,1,2,3,4,5,6,7] # Enter which lanes you want in each location.
# For example, if you want to exchange the first two lines of each 2R
# this should be [[1,0,2,3],[5,4,6,7]]
sysParams.jesdRxRbd = [4, 4]
sysParams.jesdRxScr = [True,True,True,True]
sysParams.jesdRxK = [32,32,32,32]
##### JESD Common #####
sysParams.jesdABLvdsSync= True
sysParams.jesdCDLvdsSync= True
sysParams.syncLoopBack = True #JESD Sync signal is connected to FPGA
############## GPIO ##############
sysParams.gpioMapping = {
'H8': 'ADC_SYNC0',
'H7': 'ADC_SYNC1',
'N8': 'ADC_SYNC2',
'N7': 'ADC_SYNC3',
'H9': 'DAC_SYNC0',
'G9': 'DAC_SYNC1',
'N9': 'DAC_SYNC2',
'P9': 'DAC_SYNC3',
'P14': 'GLOBAL_PDN',
'K14': 'FBABTDD',
'R6': 'FBCDTDD',
'H15': ['TXATDD','TXBTDD'],
'V5': ['TXCTDD','TXDTDD'],
'E7': ['RXATDD','RXBTDD'],
'R15': ['RXCTDD','RXDTDD']}
############## LMK Params ##############
lmkParams.pllEn = True
lmkParams.inputClk = 983.04 # Valid only when lmkParams.pllEn = False
lmkParams.lmkFrefClk = True
setupParams.fpgaRefClk = 245.76 # Should be equal to LaneRate/40 for TSW14J56
############## Logging ##############
logDumpInst.setFileName(ASTERIX_DIR+DEVICES_DIR+r"\Afe79xxPg1.txt")
logDumpInst.logFormat=0x21 #Modify to 0x1 to save register scequence to log file. Script takes more time to execute.
logDumpInst.rewriteFile=1
logDumpInst.rewriteFileFormat4=1
device.optimizeWrites=0
device.rawWriteLogEn=1
device.delay_time = 0
#-------------------------------------------------------------------------------------------------#
AFE.deviceBringup()
AFE.TOP.overrideTdd(15,3,15) # bit-wise; 4R,2F,4T
注：
我们注意到 在我配置 AFE7900、CLK 和 FPGA 后、在 FPGA 中正在切换 rx_islockedtodata[1..0]。
此致
维韦克五世
尊敬的 David：
这是我在 FPGA 上收到的
1.链路层信号
2.物理层信号
--
此致
维韦克五世
尊敬的 David Chaparro：
我正在
我将随附日志文件和在 PHY 和链路层拍摄的 FPGA 快照
e2e.ti.com/.../afe_5F00_spi_5F00_log_5F00_ti_5F00_30Aug.txt
--
此致
VivekV
尊敬的 David Chaparro：
我在原理图中已连接 RX1 FB1和 TX2。
我已经将 STX5、6、7、8连接到 FPGA、并将 SRX1、2、3、4连接到 FPGA
那么我的 sysParams.jesdTxLaneMux 和 sysParams.jesdRxLaneMux 应该是什么呢？
--
此致
维韦克五世
尊敬的 David Chaparro：
感谢您提供的信息。 这有助于我正确配置器件、并且所有同步信号都为"高电平"
我需要测试数据、才能做到这一点
输入：ADCJesdLib 类的 adcRampTestPattern
写入 0x0016值0x01
写入 0x0109值 0x02
写入 0x0109值0x0a
这些是我要监控的信号。 我看到 FPGA 中汇编器_DIN[63：0]和 JES_204_TX_datain[63：0]上的数据。
JES_204_Rx_dataout｛63：0]上没有数据。 我在该过程中是否会犯任何错误。
我应该继续处理同一个线程、还是为数据打开一个新的线程。
--
此致
维韦克五世