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器件型号：AFE7950EVM 工具与软件：
尊敬的 TI：
我正在尝试创建一个以125MSPS 的速率使用全部6个 ADC (4个 RX + 2个 FB)的项目。 我遵循了 这个线程 、它运行正常、但是、我无法继续进行我的配置。 当我抽取更多(24和12)时、它仍然起作用、并将加网率从9830.4 MHz 减少到4915.2。 我想我应该使用
- 用于 Latte 中 RX 的 LMFSHd 14810
- RX DDC = 24
- 在 Latte.
- FB DDC = 12
- FPGA 中的6个通道
- TI JESD IP Verilog 标头中的 F=4
您能建议如何在 FPGA 和 AFE 端进行正确的配置吗？ 您能否提供此配置的示例设计？
提前感谢您！
Norbert Smidróczki ć
