[参考译文] AWR1243：LVDS 协议

你好 Fabian、

   我们正在为 LVDS 协议编写一份文档。 下面的时序图解释了每样本16位 LVDS 数据的协议、如下所示

此致

AK

您好！
感谢您提供信息。 但我的要求非常紧迫。 我必须在接下来的几天内弄清这一点。 是否可以在每次传输开始时发送同步字？ 如果不可能、我可以使用完整性测试进行同步吗？
问题是、据我了解、由于 FPGA (Xilinx)中解串器的状态在启动时未定义、因此帧时钟将是不够的。 因此、无法从解串器获取位同步并行流、这会使帧时钟无用。 这就是在开始时发送同步字的常见原因-但我找不到该同步字的任何定义。
顺便说一下：是否可以访问 TSW1400的源代码？ 因此、我可以看看您是如何实现它的。

此致、
Fabian

你好 Fabian、

    它不需要对同步模式进行 trampit、也不可能 在开始时发送它。 具有位时钟的 LVDS 帧时钟 足以进行数据解串。

在 TSW1400 中、FPGA 硬宏解串器也会对数据和帧时钟进行解串化。  这将保持数据 和帧时钟延迟相同。  帧时钟从低电平转换为高电平 ，标志着有效的数据采集开始。

如果您需要更多信息、请告诉我。

此致

AK

 

您好 Raheem、
这可能适用于您在 TSW1400板中使用的 FPGA、但不适用于 Xilinx FPGA。 如果我不是我们项目的 FPGA 人员、请更正我的问题。 据我了解、Xilinx 解串器在启动时具有未定义的状态。 这意味着我的第一个位(一旦帧有效)位于反序列化数据中的随机位置。 每个解串器都是这种情况。 因此、如果有效线路在其解串器的第3位上变为高电平、它可能是 Data0通道的第6位和 data1通道的第1位。 我应该如何知道这一点？
让我回到芯片的 SAMity 测试模式：据我所知、我可以使用它在 LVDS 总线上传输已知模式。 因此、它符合我发送已知模式并在该模式上进行同步的要求。 我的要求是：如何打开该测试模式？ 我在毫米波长中找不到任何 API 调用来执行该操作。

他
请参阅 AWR1xx 接口控制文档(DFP 版本的一部分)中的以下内容

AWR_DEV_testPattern_GEN_SET_SB

此致
AK