[参考译文] AFE5818：AFE5818 LVDS 差分路由引脚延迟/内部接线长度

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器件型号：AFE5818

尊敬的先生/女士：

图108、顶层布线显示 LVDS 数据和 ADC 时钟在 P 和 N 引脚之间具有延迟。

例如、通道4的 LVDS 串行化差分数据输出具有两个引脚：U13 (DOUTM4)和 T13 (DOUTP4)。图中 T13的布线比 U13的布线更长。我假设引脚 U13具有内部延迟、而引脚 T13等于289NFBGA 引脚间距= 0.8mm。

您能否确认该信息并提供所有差分接口引脚的延迟长度(内部接线长度)表？

此致、Vassili

0 admin 8 年多前

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您好 Vassili、

我们已收到您关于 LVDS 数据和 ADC 时钟的差分路由的查询、并将很快回复您。

0 admin 8 年多前

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Praveen、您好！

除了同一对内 N 和 P 之间的延迟之外、问题也与不同对之间的延迟有关。

我是否可以假设第 U 行的延迟为2*0.8mm 与第 U 行的延迟，第 T 行的延迟为0.8mm 与第 U 行的延迟？

此致、Vassili

0 admin 8 年多前

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您好 Vassili、

图108仅显示了 DOUTx4布线的一端。下图显示了如何通过布线对布线进行补偿以匹配长度。

此致、

Olu

0 admin 8 年多前

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您好、Olu、

基本上、您是在告诉我这一点

AFE5818的所有 LVDS 引脚具有相同的封装延迟、每个 DP (差分对)的两条布线必须具有相同的长度。
图108上的布局会产生~ 0.8mm 的动态相位不匹配、这在 DP 走线的另一侧得到补偿、而不是像 TI 高速接口布局指南第2.3节"高速信号走线长度匹配"中所述的那样紧邻 AFE5818立即进行补偿、图5？

我的结论：我应该补偿接近 AFE5818的相位不匹配？请提供建议？

此致、Vassili

0 admin 8 年多前

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您好 Vassili、

我同意你的结论。

此致、

Olu

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