[参考译文] AWRL1432BOOST：AWRL1432BOOST LVDS 布局指南

您好！

感谢您的提问。

基于 AWRL1432BOOST EVM 的 AWRL1432器件的硬件设计检查清单正在开发中、很快将在 TI.com 的 AWRL1432页面上提供。  在此之前、请参阅 AWRL1432BOOST EVM 布局、了解更多详细信息： https://www.ti.com/lit/zip/swrr183 

RDIF 具有四个数据通道、一个位时钟通道和一个帧时钟通道。  所有这些线路的布线长度应彼此紧密匹配、以减少延迟不匹配并实现正确的数据通信。 以下布线长度必须紧密匹配

• LVDS_D0、 LVDS_D1 、LVDS_D2 、LVDS_D3、 LVDS_CLK 和 LVDS_FRCLK 必须在 AWRL1432和 TS3A27518EPWR (U15)的输入之间紧密匹配。
• RADAR_LVDS_DATA0 、RADAR_LVDS_DATA1 、RADAR_LVDS_DATA2 、RADAR_LVDS_DATA3、  RADAR_LVDS_CLK 和 RADAR_LVDS_FRCLK 必须在 TS3A27518EPWR (U15)的输出与 SN65LVDS31MDREP (U10、U14)的输入之间紧密匹配。
• 从 U10、U14到连接器的所有差分输出信号都必须紧密匹配。 这些差分布线的输出阻抗应为100欧姆。

此外、如果您需要任何其他详细信息、请告诉我们。

谢谢。