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器件型号：AFE7950EVM主题中讨论的其他器件：AFE7900EVM
您好、
我目前正在连接到 AFE7900EVM 的 Xilinx ZCU102 板上测试 TI JESD204 IP。
启动 Vivado 工程 ZCU102_AFE79xx_8b10b_10Gbps。
使用了 TI204C-IP-Release-v1.12 最新版本。
configLmk.py 文件如下：
- setupParams.fpgaRefClk = 122.88
- sysParams.FRef = 491.52
- sysParams.FadcRx = 2949.12
- sysParams.FadcFb = 2949.12
- sysParams.Fdac = 2949.12*4.
我可以在 TI204C-IP 周围看到 TX_DATA 和 rx_data 之间的不同延迟、使用模拟环路电缆、具体取决于 Vivado 版本：
- 202020.1 是大约 18 us
- 2022.1 是大约 1.3 us
大多数此延迟发生在 TI204C-IP 中。 我在收发器向导中看到在 GUI 中启用缓冲器。
出于我们的目的、我们需要尽可能低的延迟。
我有两个问题：
-本示例设计支持的 BW 是关于 491MHz 的,基于 FRef ,对吗?
-是否可能有一个 TI204C-IP 基准 IP 具有最低的延迟,并在收发器 GUI 中禁用缓冲区?
谢谢。此致
