您好!
由于 CC1310定制电路板的布局不良、我们可以看到24MHz 时钟及其谐波会严重泄漏到我们在电路板中设计的射频前端(LNA)中。
这就是为什么我们得到相对较强的 RSSI 值、此时没有信号馈送到射频链、并且我们的 RX 灵敏度下降了20dB。
我想知道我们是否能够以某种方式降低 CC1310内振荡器的内部驱动电平(偏置电流)、以便泄漏到射频链的24MHz 会更低?
谢谢
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由于 CC1310定制电路板的布局不良、我们可以看到24MHz 时钟及其谐波会严重泄漏到我们在电路板中设计的射频前端(LNA)中。
这就是为什么我们得到相对较强的 RSSI 值、此时没有信号馈送到射频链、并且我们的 RX 灵敏度下降了20dB。
我想知道我们是否能够以某种方式降低 CC1310内振荡器的内部驱动电平(偏置电流)、以便泄漏到射频链的24MHz 会更低?
谢谢
要在内部 LDO 中关闭和使用、请查看 https://www.ti.com/lit/an/swra640g/swra640g.pdf 的第11.3节
您能否发布您的原理图和布局的图像?
我不会认为时钟谐波会导致整个频带的更高本底噪声。