[参考译文] SN74AUC2G66：参考/示例原理图

您好 Rami、

[引用 userid="409034" URL"~/support/switches-multiplexers-group/switches-multiplexers/f/switches-multiplexers-forum/1172605/sn74auc2g66-reference-example-schematic/4413576 #4413576"]只需明确这是一个无源器件，不会缓冲任何信号。

我是否可以要求对这一意见作更详细的阐述？ "无源器件"和"缓冲任何信号"的确切含义是什么？ 它可能与输入阻抗或输出驱动能力有关吗？  

它们将使用  SN74AUC2G66 作为零延迟缓冲器。  它们需要在主 SoC 和从器件之间使用它、以实现 AVSBus 系列接口。 我在从 INT-LOGIC 产品线寻找一个最小延迟缓冲     器、但我注意到 SN74AUC2G66具有比其他 INT-LOGIC 器件更短的 TPD 延迟、并选择 SN74AUC2G66作为建议。

您好 Rami、

非常感谢您的评论！ 在我与客户讨论时、请让我仔细检查一下。  

(1)我认为方框图可能会误导他们将 SN74AUC2G66视为双向缓冲器。 该图看起来像一个具有输出驱动能力的缓冲器。  我想知道这 是否是该无源 SPST 的通用图。

(2)下面是 SPST 开关的简化图。 您能否帮助确认此结构是否也适用于  SN74AUC2G66？

(3)这些问题与 SN74AUC2G66的工作原理有关。

(3)-(1)

当 C = 1 ->通道打开时、

当 A 为驱动器时：B 为高电平--> A 下降至低电平--> A 侧的驱动器从 B 侧吸收电流(通过 n 沟道 FET)--> B 下降至低电平

当 A  为驱动器时：B 为低电平--> A 上升至高电平--> A 侧的驱动器向 B 侧提供电流(通过 p-ch FET)--> B 上升至 高电平

当 B  是驱动器时： A 为高电平--> B 下降至低电平--> B 侧的驱动器从 A 侧吸收电流(通过 p-ch FET)--> A 下降至低电平

当 B  为驱动器时：A 为低 电平--> B 上升 至 高电平 --> B 侧的驱动  器向  A 侧提供电流(通过 n 沟道 FET)--> A 上升 至高电平

(3)-(2)  

它们是否可以混合 A/B 引脚的上拉和下拉？ 我们可以假设 A 侧通过4.7k Ω 上拉至1.8V、而 B 侧通过4.7k Ω 下拉至 GND。 当 A 侧和 B 侧的驱动器都处于高阻态时、A/B 引脚将通过电阻器除以(RDSon 被忽略)显示0.9V (1.8V/2)。 我的理解是否正确？

此致、

Ella