[参考译文] SN74CB3Q3305：输入电压= 5.5V 的 IOFF

Adam、

感谢您的快速响应！

当任一电源域为0V 时、我使用开关将信号与两个电源域隔离。  我对 VCC 使用一个电源域(3.3V)、连接到 I/O 的信号为3.3V CMOS、而我使用另一个电源域(5V)通过4.75k/10k 分压器启用开关(来自5V 域的信号为3.3V CMOS)。

因此、当5V 电源域关闭(即0V)而3.3V 域有效时、SN74CB3Q3305 OE 输入被拉至低电平(通过10k 电阻器)、并且开关被禁用。  当3.3V 域为0V 而5V 域有效时、我有以下情况： VCC = 0V、Vin = 3.75V (最坏情况)、Vi = 0V 且 Vo = 0至3.6V。  因此、我的问题是。

我希望在这种情况下 SN74CB3Q3305将保持禁用状态、Ioff 规格仍然适用。  我还希望通过 OE 输入到 Vcc 的低阻抗路径不存在(尽管在5V 和该输入之间有一个4.75k 电阻器、但应该仍然正常)。

虽然我不确定您是否能观看、但我在下面插入了相关电路的 jpeg 图像。

此致、

Joe

Adam、

您是否有机会进一步调查此问题？

此致、

Joe

Joseph、

我看不到您提供的原理图有任何问题。   在您描述的情况下、您是否在电路板上看到任何泄漏问题？

我已经订购了样片和电路板进行测试、以查看当 Vcc=0V 并且控制逻辑引脚上有一个逻辑高电压时、泄漏会发生什么情况。  我还无法将其放在工作台上进行测试、但我不能预测会出现任何重大泄漏。  

您何时需要完成此测试？

谢谢、

Adam

Adam、

电路板将在~2周内发布以进行制造。  我打算在电路板可用时测试是否存在泄漏、可能是在7月底或8月初。

在发布设计之前、我希望验证该器件是否能够按需要工作。  如果它不能按需要执行、我会延迟发布并更改设计。

因此、如果您在6月29日之前取得了(好或坏)结果、那将会非常好！  如果这不可行、我仍会发布该设计、并借此机会根据需要执行该设计。  根据您的评论、开关很可能(但不保证)会在 Vcc=0V 且控制引脚上为逻辑高电平的情况下隔离 I/O。

再次感谢您的支持！

此致、

Joe