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大家好、
我计划连接多个 TS3A27518E。
在这种情况下、是否可以在100 MHz 下操作 CCLK?
如果操作困难、可能的速度是多少?
此外、您能否告诉我在此配置中应采取哪些预防措施?
此致、
你好
今天是 TI 的假日、明天我们将为您提供应对措施。
此致
你好
查看完您的图后、可以看到、您将把信号从一个多路复用器传递到另一个多路复用器、然后时钟信号最终会到达 FPGA。 此设置称为级联多路复用器、我们提供了 详细介绍这一点的应用手册。
由于您具有级联设置、通过两个多路复用器的信号的带宽将是多路复用器原始值的一半。
例如
您的带有2个多路复用器的新信号路径带宽将为120MHz、而不是该器件的数据表中那样的带宽为240MHz。
120MHz 的带宽将小到、并且会导致100MHz (时钟)信号衰减。
2 。 40MHz 至80MHz 的时钟信号不应导致太多 衰减 因为我们建议传递小于信号路径带宽1.5到3倍的信号。 您的新信号路径带宽为120MHz。
降低时钟信号是否是您的应用的选项?
请告诉我。
此致
大家好、
感谢您的回答。
我们将与客户确认时钟信号速度是否可以降低到40 -80 MHz。
如果我们在100MHz 进行控制、我们认为 TMUX1574将是不错的选择、是这样吗?
此致、
大家好、
感谢您的答复。
我们已与客户进行了检查、他们答复说4040 -80MHz 时钟信号速度没有问题。
因此、我们已决定继续使用 TS3A27518E。
此致、