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技术参考手册中介绍采样/保持时间由系统时钟决定，转换时间由ADCCLK时间确定，在数据手册中给出了采样保持时间设定的一些参数；
我的疑问是文档中提到12位AD转换大约需要10.5 ADCCLK周期，16位AD转换大约需要29.5 ADCCLK周期，通过配置ADCCTL2寄存器中的PRESCALE位可以配置ADCCLK频率，但是当我使用16位采样模式时，29.5 ADCCLK周期是通过配置哪个寄存器体现出来的？
ERIC: 还是通过ADCCTL2里面的分频设置。这里只是谈到转换要多少个ADC CLK， 至于时钟频率，就看ADC的时钟配置寄存器。
另外要注意的一点是，12位的ADC和16位的ADC 采样保持窗口设置也不一样，后者更长，参考controlSUITE ADC例程。
仔细阅读了这部分文档，基本理解时钟设置的问题了，现在发现使用16位模式采样得到电压换算后为1.496V，实际电压信号为1.499V，这个采样误差可以消除吗？
C:\ti\controlSUITE\device_support\F2837xS\v210\F2837xS_examples_Cpu1\adc_soc_epwm
有按照例程的基础去配置ADC吧，如果这个误差还存在，你看看是不是偏置误差，多次几个点试试，如果是，那么直接减掉就可以。
ERIC
感谢你的回复，已经找到原因了，TI文档中说明AD采样部分需要在每一个参考电压引脚附近接一个电容，我的硬件设计忽略了这个问题，电压基准后接的电容数量及容值都不够，导致采样结果不正确，增加电容后采样结果正确；还有官方例程中好像都是针对12位AD 的配置，参考意义不大，根据需要AD采样时序设置好采样、保持、转换各个阶段时间即可，很低级的错误...
