下图为 Technical Reference Manual 中ADC章节中的时序图。因为在我的应用中，对采样时机要求非常细，因此请教以下几个问题：
1）设置ADC SOC trigger为EPWM1SOCA。EPWM模块时钟为150MHZ，而ADC模块时钟为25MHZ，那么ADC SOC trigger脉冲宽度是怎样的
2）从EPWM模块发出SOC信号，到SH Clock信号拉高，开始采样，严格来说是多少时间？从图中看是两个半ADC CLOCK，不是一个整数
3）ADC Clock最大是25MHz吗，在“7.1 Features and Implementation”中提到最大是25MHz，但在“ 7.2.2.1.2 ACQPS Approximation Example for High Bandwidth Signals
”章节的案例中，ADC Clock是30MHz，为什么
sprs439q_TMS320F2833x, TMS320F2823x Real-Time Microcontrollers datasheet (Rev. Q)
1. 看一下红色高亮部分。
2. 是2.5个：
3. 是25MHz。
7.2.2.1.2节 只是针对 7.2.2.1.1节 的计算公式给出示例来做说明用的。
你好，谢谢回复，回复很清晰，再请问：
触发AD采集的时刻（该时刻2.5个ADCCLOCK后SH信号有效），是在ADCSOCA信号有效（低电平）区域的开始时刻（信号下降沿）吗？
也就是说，下面两个图片中，如果不考虑HSPCLK和ADC Clock的差别，图中红色箭头标注的是同一时刻？
不是同一时刻。
这个时序表示的是ADC采用外部触发时的时序。触发信号从GPIO端口输入，这个端口是低电平有效，所以平时是拉高的，需要触发时按照开关特性的最低时间要求拉低。
但是这个最低时间要求也适用于EPWMSOC触发。
所以笼统地说应该是和我新标的红叉附近的位置对齐：
