专家您好！
关于cache的问题
1 多核访问共享L2，有一致性的问题吗？L1D设置成32Kcache，8个核的L2都设置成256Kcache 256KRAM。比如core0写地址0x0c000000，需要flush L1Dcache 再通知core1读吗？
2 可不可以设置noncacheable段？我想把DDR某一段设置为8个核都可以访问，而且以noncacheable的方式访问，不需要维护一致性，这样可以吗？
3 在rtsc中设置platform的时候 属性有RWX，这些可读可写可执行的功能是怎么实现的呢？
谢谢各位专家
