测试模式为SRIO_DIGITAL_LOOPBACK
根据例程测试说明文档，程序先跑1×LaneA模式，这时候gpSRIO_regs->RIO_PLM[0].RIO_PLM_SP_PATH_CTL应该是256啊，为啥expressions观察到的是1024？
然后跑2×LaneAB模式，gpSRIO_regs->RIO_PLM[0].RIO_PLM_SP_PATH_CTL应该是513啊，为啥expression显示的是1025？
请大神帮忙解答一下
hello，
请问有结果了吗？
1.今天看到一篇帖子https://e2echina.ti.com/question_answer/dsp_arm/c6000_multicore/f/53/t/4942，里面提到PER_SET_CNTL中的boot complete用来决定只读位是否可以改写。我看了一下程序，在尝试修改Path_config之前，boot complete位是0，但是Path_config仍然不能被修改。
2.自动测试到 2 x LaneAB模式时，PLM_SP(n)_PATH_CTL寄存器的值是1025，即configration4，Mode1。但是根据Table2-4，[configration4，Mode1]时，2x的port应
该是使用LaneCD，而不是LaneAB。请帮忙解释下，谢谢！
Hi:
谢谢你帮我去英文论坛里求助。
KeyStone_SRIO_Init_drv.h里定义的path mode 配置，我发现SRIO_PATH_CTL_2xLaneAB_1xLaneC_1xLaneD的值是1025，SRIO_PATH_CTL_1xLaneA_1xLaneB_2xLaneCD的值是1026。和我之前说的Table2-4的描述不一致。请帮忙解释一下？
