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经常遇到一些有用的贴子，资料找不到的麻烦，所以建一个总结贴子：
EVM的资料：
L138， C6748 EVM BSL: 0285.1014014A_TMS320C6748_GEL_BSL_Files.zip
L138, C6748 EVM schematic: 0525.TMDXOSKL138-E_HW_Design_Files.zip
EMIFA效率优化：
https://e2echina.ti.com/question_answer/dsp_arm/omap_l1x/f/54/t/93569
8358.OMAP-L138 EMIFA访问效率.pdf
DDR压力测试样例：
DDR的稳定性非常重要，可能日常碰到的奇奇怪怪的程序不正常都与之相关，所以DDR稳定性的验证很有必要。验证方法就是加大DDR的访问负载，这里所谓的负载就是
#1. 速度尽量快：连续的访问，通过EDMA做大数据搬移，平常的CPU的访问其实是间隔的访问，用示波器看波形，会发现每个访问之间是有间隔的。
#2. 数据线0/1切换，即数据模式。加大数据线IO的开关切换。
测试例程在下面贴子的附件里：
https://e2echina.ti.com/question_answer/dsp_arm/omap_l1x/f/54/t/121580
5277.MDDR_DDR2_Memory_Controller_Register_Calc_Rev5.zip
4520.DDR_Stress_test_M13_ARM.zip
DSP中断嵌套，或者叫中断抢占
通常的误会是以为高优先级的中断可以抢占低优先级的中断。其实不会的了，除非软件处理，或者某些特殊的中断控制有这种功能。
优先级的高低是指在中断信号同时到来时，CPU响应优先级高的中断。
如果当前CPU已经在一个中断的ISR内，默认情况下是不会响应任何新到来的中断的，因为默认情况下，进入ISR时把全局中断（GIE）关了。
实际应用中有时是需要实现中断嵌套的，样例在下面贴子里：
https://e2echina.ti.com/question_answer/dsp_arm/omap_l1x/f/54/t/127304
OMAP-L138, AM1808, C6748启动说明:
https://e2echina.ti.com/question_answer/dsp_arm/omap_l1x/f/54/t/5319
2845.Boot_DSP_on_SOC_V0.2.zip
