尊敬的TI工程师，请问FPGA通过SRIO向6678DSP的DDR中写数，同时DSP还要读写DDR其他地址的数据造成SRIO阻塞，有什么好的解决办法吗？
如果我dsp在srio传输的过程中不做DDR的写入操作就没有问题，但是我是实时系统，肯定还要用DDR的数据进行计算并将数据再次写入到其他的DDR段上。
我看了好多帖子了，问题还未解决，目前我做的尝试如下：
1、将SRIO的地址放入SRIO的RIO_PER_SET_CNTL寄存器中CBA_TRANS_PRI字设为000；
设置方式：CSL_SRIO_SetTransactionPriority(hSrioCSL,0);
2、将MDMAARBU(0x01841010)设为0x06070000，代表着UPRI=6，PRI=7；
*(unsigned int *)(0x01841010)=0x06070000;
3、将MDMAARBX(0x08000280)设为0x00060000，代表着PRI=6；
*(unsigned int *)(0x08000280)=0x00060000;
您可以帮忙看看我这设置的有没有问题，如果没有问题接下来还有什么其他调试思路，有帖子中说改变操作DDR3的时序（DDR3 Memory Controller for KeyStone Devices User's Guide）才能完全规避，请问这大概怎么操作？
