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C6748利用EMIFA对FPGA以12KHz的进行读/写操作时,读/写使能信号OE/WE在一个完整的读/写操作周期(12KHz的周期)内会固定的被拉低8次,而不是一直维持为低



时序图如下:

上述依次为:地址总线;数据总线;写使能信号,片选信号;

可以看到片选信号是12KHz拉低一次,并在一个周期内一直拉低,但是写使能信号在一个周期内拉低8次,而不是一直维持低电平,想问下TI的工程师们,出现这样的情况的原因。