现状
方案A： TDA4VMid 10层的参考设计，Allegre可以打开，但是转换成PDAS 9.5（后缀.PCB）不成功。
方案B：TDA4VMid 16层板的参考设计，转换成PADS 9.5成功。对于LPDDR4走线部分，压缩成10层板的设计（走线保持不变），放置在 L3、L5、L7、L9层。
问题1：对于LPDDR4部分，10层板与16层板的设计不同（阻抗相同，线宽线距不同），目前我们打算采用“方案B”的应对方式，是否我们使用IBS模型进行仿真通过了就可以进行微调使用？还是必须要参考10层板的设计进行Layout呢？你们有何建议？
问题2：TDA4VMid SOC内部DDR走线长度是多少呢？
