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建链成功了，但是dsp配置了4*lane ，fgpa检测到1*lane同时dsp在检测端口是否ok的地方出不来了，参考程序为pdk_c6678的packages下的示例工程srio_loopbackdioisrexample
/resized-image/__size/640x480/__key/communityserver-discussions-components-files/120/1682418590859.jpg/resized-image/__size/640x480/__key/communityserver-discussions-components-files/120/1682418611522.jpg
以上为参考工程和dsp程序卡住的地方
看卡住的部分是port_ok部分不通过,建议参考以下链接的总结看一下：
e2echina.ti.com/.../151914
请问端口的接收时间窗是在哪个寄存器配置的？
我稍后给您回复。
四个端口，在sp_path_ctl寄存器下，如果path_mode配置成0则端口0和2是ok的，如果配成4则端口0是ok的，其他的端口都是未初始化状态
我之前4个端口只有一个能初始化的原因搞清楚了，是因为我用的4x模式，只有端口0能用，但是现在dsp与fpga通信还是有问题，传数不全，每次只传2176后面就不传了，门铃也不触发，再次传输fpga端的ready信号就拉低了，我现在的需求是dsp只通过srio接收fpga数据，需要门铃中断，有没有现成的例程？
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