各位高手，帮我看看
我一共设计了基于DM8148的两块电路板。
第一块电路板参考DM8148评估板的设计，采用了8片MT41J128M8JP-125（8bit数据总线宽度）， 电路板运行正常。
第二块电路板为了减小电路板面积，将8片MT41J128M8JP-125改为4片MT41J128M16-125，并参考相关文档，对DDR3接口的寄存器参数进行了调整，但是始终不能正常访问DDR3。
测试程序是TI提供的BB_021_DDR3_TEST.out，GEL文件是DM814x_PG2.x.gel，文件中相关的DDR3寄存器配置宏定义，已根据MT41J128M16-125的时序特点进行了修改。
出现的现象感觉很怪异。理论上应该写入的值如下
但实际读出值却是这样的
我把我的寄存器配置和问题现象，写了一个比较详细的文档，见附件。请各位高手帮帮忙
求助，十万火急呀，谢谢啦
我是按照DDR-1600的时序参数计算的。除了使用ti提供的DM814x_DDR_Controller_Register_Configuration_spreadsheet_v1.0.xlsx计算，我还自己逐个计算了一遍，在文档中每个参数的计算都详细说明了。
对照MT41J128M8-125和MT41J128M16-125，在时序上几乎没有差别，影响寄存器配置的有两个参数：
一是容量和数据总线位宽。MT41J128M8-125是
MT41J128M16-125是
在行地址上有差别，会影响SDRCR寄存器的ROWSIZE位域，但是当EBANK_POS和IBANK_POS都为0的时候，这种差别不影响寄存器的配置
Don't care if both EBANK_POS and IBANK_POS are 0.
第二个不同在
这会影响寄存器SDTIM3的T_RFC位域
在相同的DDR3控制寄存器配置下，改用不同的phy寄存器配置，也就是读写均衡的参数不同的情况下，读取的数据相差较大。
但是按照TI814x-DDR3-Init-U-Boot Wordwise SWleveling文档中叙述的方法，也还是不能获取SLAVE_RATIO值，因为使用DDR3_SlaveRatio_ByteWiseSearch_TI814x.out的前提是，DDR3已经可以正常访问了。
请问，在RatioSeed_TI814x.xls中，RD_DQS是常量0X34，这个值是对任何DDR3都可以，还是因pcb不同而不同？？
有没有DDR3_SlaveRatio_ByteWiseSearch_TI814x.out的源代码，我想从这里找找原因。
谢谢
