如题 自己做的一块6678与K7的板子 使用1X SRIO连接 希望是FPGA发送 DSP接收 速度1.25G， DSP SRIO时钟250M， FPGA SRIO时钟125M
时钟不同源 为两片CDCE62005的输出。FPGA使用的调试SRIO IP核
下图是FPGA使用Chipscope抓取的数据图片
第二行：FPGA收到的DSP发来的数据；
第一行：FPGA判断DSP发来的数据是是否正确，F 表示4个Byte都是正确的（正确是指所有的Byte都是 FB FB BC 三个中的某个）
第四行：FPGA发送给DSP的数据；
第三行：FPGA判断FPGA发送给DSP的数据是否正确，F 表示4个Byte都是正确（正确意义同上）的。
下图是上图中某段的放大图
四行的意义与上图一样，从图中可以看出，FPGA发送给DSP的数据一直都是一样的（FD FB BC中的某些），所以第三行的数据一直都是F
但是FPGA收到DSP的数据间隔160多组（1组4个Byte）之后就不再是BC FD FB数据了，第一行也不再是F，这时候FPGA认为连接出错 Port_initialled不能拉高
就没办法进行之后的操作。
之前以为这样周期变化是CDCE62005的输出时钟不稳定导致的，但是现在我即使调整了CDCE62005的寄存器，现象依旧是这样。而且每次都是经过
160多组之后数据就不再是IDLE码（FD BC FB），这样依旧是时钟的问题吗？？？
目前输出到DSP的CDCE62005的pll_lock拉不高，但是这一片给到DSP的时钟是从前一片62005直通过来的，前一片62005PLL是锁住的。这样应该没问题吧！
现在想请TI的工程师帮忙分析下，到底是哪里出问题了？
或者用过的工程师也麻烦指导一下，难道必须购买完整的SRIO核才能使用吗？
