AWR2243: AWR2243 修改为外触发引起FRC Lockstep error错误

Robin

Prodigy 20 points

Part Number: AWR2243

尊敬的TI工程师您好：

我们使用TI官方的MMW_CAS_RF_EVM调试AWR2243级联的外部触发。

1. 我们使用FPGA产生高电平1us，周期为1s的脉冲作为外触发信号，输入给EXT_DIG_SYNC

2. 把MMW_CAS_RF_EVM板子上的R142电阻焊接为0Ω电阻，把R143电阻去掉。

3. mmwavelink软件中MMWL_frameConfig函数，frameCfgArgs.triggerSelect=2，即选择为外触发模式。

遇到的问题：

在发送帧启动命令MMWL_StartFrame的时候，AWR2243总是上报

“Device map 8 : MSS ESM Fault Async event
ESM Grp1 Error = 0x400000, ESM Grp2 Error = 0x0,”

查询对应的字段，0x400000，表示“FRC Lockstep error”。

能否帮忙看看具体是什么原因导致的帧启动失败，报这个错误。

多谢！

7 个月前

0 Gary Lu 7 个月前

TI__Mastermind 27060 points

建议您检查FPGA产生的外触发信号是否正确。您可以使用示波器或逻辑分析仪来检查信号的波形和时序。此外，您还可以检查FPGA的逻辑设计是否正确，并确保FPGA输出的信号符合AWR2243的输入要求。

0 Robin 7 个月前

Prodigy 20 points

已经使用示波器查看了，FPGA生成的信号和master AWR2243产生的是一致的

0 Gary Lu 7 个月前

TI__Mastermind 27060 points

请尝试使用默认的内部触发模式来启动帧，并检查AWR2243是否能够正常工作。如果AWR2243能够正常工作，则说明问题可能是由于外触发信号或FPGA逻辑设计引起的。

0 Robin 7 个月前

Prodigy 20 points

使用默认的内部触发模式来启动帧，已经检查AWR2243 级联工作可以正常工作。

查看AWR2243规格书，外部触发信号要求高电平宽度为25ns~4us之间，整个触发周期要大于frame的周期即可。

目前设置的frame周期是100ms，FPGA输出的信号高电平为1us，周期为200ms。但是还是失败。

能否告知一下外触发还有哪些需要修改或者哪些地方不满足要求？

0 Gary Lu 7 个月前回复 Robin

TI__Mastermind 27060 points

您可能需要检查以下几个方面：

1. 确保外部触发信号的高电平宽度在25ns~4us之间。您提到FPGA输出的信号高电平为1us，这似乎符合要求，但可能需要进一步确认。
2. 确保整个触发周期大于frame的周期。您的frame周期是100ms，而FPGA输出的信号周期是200ms，这似乎也符合要求。但是，您可能需要确保触发周期不仅大于frame周期，而且还在25ns~4us之间。
3. 检查其他可能影响外部触发的设置或条件，例如信号延迟、噪音干扰等。

0 Robin 7 个月前

Prodigy 20 points

非常感谢您的帮忙指点，但是已经确认了，FPGA产生的信号质量和AWR2243自己产生的是一样的。测量了master AWR2243产生的同步触发信号，它的高电平宽度是25ns，我把FPGA产生的高电平宽度调整到25ns还是不行

还有没有哪些设置需要配置的？我怀疑是软件配置中有哪些外部触发的配置给疏漏了。能否帮忙给整理一个外部触发配置的checklist，我来检查一下？或者给一个配置样例也行，非常感谢！

0 Gary Lu 7 个月前回复 Robin

TI__Mastermind 27060 points

您好，我查找后并没有找到TI样例。

我通过个人理解为您写了一段配置示例，希望对您有所帮助。

module pulse_generator(
    input wire clk, // 时钟信号
    output reg pulse // 输出脉冲信号
);

reg [4:0] counter; // 计数器，用于控制脉冲宽度

always @(posedge clk) begin
    if (counter < 5'd12) begin // 设置计数器的上限，对应25ns的时钟周期
        pulse <= 1'b1; // 当计数器小于上限时，输出高电平信号
        counter <= counter + 1; // 计数器加1
    end else begin
        pulse <= 1'b0; // 当计数器达到上限时，输出低电平信号
        counter <= 5'd0; // 重置计数器
    end
end

endmodule

用一个简单的计数器来生成一个25ns宽度的高电平脉冲信号。当时钟信号（clk）的上升沿到来时，计数器递增，当计数器达到12时，输出高电平信号，然后重置计数器，这样就能产生一个25ns宽度的脉冲信号。