TINA-TI 系列文章的本期内容主要针对第 1 部分读者所提出的需求。本文我们将了解如何生成：
时变源：
在实践过程中，标准波形（即方波与三角波等）可能无法满足您的仿真需求，您需要生成类似于您系统中所出现情况的真实激励波形，用以验证工作台表现或者预测构建前的性能。对于这些情况，TINA-TI 可提供能够创建瞬态或重复波形的分段线性源。
创建分段线性源的关键是，先将时间（x 轴）和电压或电流（y 轴）输入统计表格（x、y），然后将其插入 TINA-TI 源信息对话框。剩下的工作 TINA-TI 就可完成（见图 1）。
图 1：输入可定义时变波形的源（VG 或 IG）信息
定义一个完整的 x-y 周期后，您甚至还可以让波形重复（见图 2）！
图 2：加入简单的文本命令可使波形重复
就像您看到的那样，生成单脉冲或部分波形非常容易。
…作者: Richard Zarr
如果您在通信行业工作，那么您可能很熟悉抖动对系统性能的影响。抖动不仅会降低数据转换器的性能，而且还可在高速数字系统中产生误码。凭直觉判断，给时钟增加噪声会增大系统其它部分的噪声。因此我总是试图通过选择可带来最小附加抖动的组件来最大限度地降低总体抖动。顾名思义，附加抖动就是由位于时钟源（例如合成器或振荡器）与被计时器件之间的组件所增加的噪声。该附加噪声可增大时钟的不确定性，导致抖动增加。
在实际系统中，一个时钟源要驱动多个器件，因此可使用时钟缓冲器（通常称为扇出缓冲器）来复制信号源，提供更高的激励电平。
LMK00304 扇出缓冲器就是一个很好的例子。时钟缓冲器产生的附加抖动主要影响时钟的宽频带噪声。它可使用图 2 中所示的方根公式进行计算。
图 2. 时钟扇出缓冲器的级联为驱动器件带来的附加抖动
附加抖动的计算方法是：使用信号源 (…
十多年前，半导体设计与应用工程师在有了可行 CMOS 硅芯片时高兴得相互击掌庆祝，因为它可在 80% 的良率下实现 100uV 以下的放大器输入失调电压。当时，Allen Bradley、John Deere、Rockwell Automation 以及 Siemens 等工业领域巨头都考虑将 CMOS 放大器作为较低成本的平台，但它们很少将其用于实现高性能。
尽管双极性技术依然盛行，但新型 CMOS 放大器正在以先进的设计技巧、高级的微调方法以及提高的良率逐渐打破工艺局限性。
以往，双极性器件在需要高精度的应用领域一直处于工程师的“首选”项。这些器件可实现低于 1uV/ºC 的失调漂移，而 CMOS 的输入级则提供高达 5uV/ºC 的失调漂移。
在 CMOS 输入运算放大器中实现极低失调的挑战在于阀值电压之间的差异（输入差分对）以及栅…
作者：Amit Kumbasi
您是否知道输入信号可能会影响为应用选择最佳逐次逼近寄存器 (SAR) 模数转换器 (ADC) 的方式？
在我们听到“输入”两个字时，脑海里会立即浮现频率、幅值、正弦波以及锯齿波等几件事。所有这些都是优化信号调节时需要考虑的相关问题。
但是，很多人不会预先考虑的一件事是 SAR ADC 的实际输入类型。在本博客中，我将重点介绍三种 SAR 输入（单端、伪差分与差分输入）以及如何将其使用在应用中。在以后的博客中，我还将讨论性能差异以及获得最优输入性能所必须考虑的一些重要实际注意事项。
单端输入 SAR ADC
单端输入是这三种输入类型中最简单的一种，因为 ADC 只有一个输入。只要馈送信号在输入引脚指定的范围内，SAR 就会针对 SAR 接地对输入进行数字化（见图 1）。
图 1：单端转换实例
尽管大部分单端 SAR ADC 都可处理单极性信号，但一部分可用于处理幅值…
作者：Kevin Duke
图 1
图 1 是 3 线模拟输出模块图。该模块使用双通道 DAC8562 数模转换器 (DAC) 驱动支持高电压、36V OPA192 运算放大器的电压与电流输出级。
电流输出是一个双级、高侧、电压至电流转换器。由放大器 A2、MOSFET Q2 和检测电阻器 RB 组成的第二级电路可为负载提供输出电流。A2 可在反相输入节点上感测整个 RB 上的压降，从而可通过负反馈调节输出电流。这样可确保其等于应用在非反相输入端的电压。
如果单独使用该级，高侧电源上的噪声或其它开关瞬态将直接对输出产生噪声。这是因为在 A2 非反相输入端的电压不会与高侧电压成比例变化。
要避免这个问题，应在设计中加入第一级，创建可增强系统对高侧电源噪声抗扰度的电流反射镜。第一级使用放大器 A1、MOSFET Q1 和电阻 RSET 创建电流汲极。
在本方框图中，A1 采用负反馈驱动 Q1 的栅极。这样可调节通过 Q1 的电流，使在…
作者：Richard Zarr
你们中很多从事高速信号工作的人可能都知道，物理现象并不是我们的朋友，尤其是在试图通过FR-4等较低成本电路板材料进行设计时更是如此。在以10Gbps或更高速率传输数据时，介电损耗、集肤效应以及传输线路损伤（诸如连接器与接地层堆叠差异等）等各种现象都可能影响通道性能。所有这些都会增加通道抖动，最终降低比特误码率(BER)。
幸好有几种解决这些问题的诀窍。例如，使用有源器件能改善信号传输（改善振幅和预加重或去加重），或在接收端均衡通道。两种方法都有优点，结合使用可解决通道损耗以及各种损伤问题。
在事情因为不确定抖动而真的变糟糕时，您需要使用重定时器（经常称重计时器）来重新采样数据，产生一个新的清洁数据流。这些器件可显著提高信号质量，而且经常用在抖动规范极为严格的光模块之前。除非距离信号源只有一英寸，否则很可能需要采用一个重定时器。
重定时器实例包括DS100RT410等器件，其整合有重定时器、接收均衡器以及去加重驱动器…
欢迎阅读《获得连接》系列博客！在上篇《获得连接》博客《解密串行解串器》一文中，我们探讨了如何通过串行解串器器件实现并行数据的串行解串。本文我们将探讨串行解串器如何构成另一种称为物理层器件 (PHY) 的较小器件。
什么是 PHY？
数据链路层与物理介质之间的电气连接通常由 PHY 构成，数据将通过它传输。下图 1 是开放式系统互联 (OSI) 模型的一部分。OSI 模型是通信系统内部功能的概念模型。在该模型中，介质接入控制 (MAC) 通过介质独立接口 (MII) 连接 PHY。PHY 将包含一个物理编码子层 (PCS)、一个物理介质附加 (PMA) 层和一个物理介质相关 (PMD) 层。在较新版本的 IEEE802.3 标准中，新增了自动协商机制、链路训练以及正向纠错 (FEC) 等更多特性，但这些在每种 PHY 器件中都不需要。
图 1：开放式系统互联 (OSI) 模…
作者：RE
现在的位置传感技术不仅非常可靠、成本低，而且易于实施。它需要什么呢？一个 3 引脚器件和一块小型磁性材料！
应用
霍尔效应传感技术无处不在：
物理特性
基本物理特性极具吸引力，而且值得庆幸的是，即便没有高深的电磁专业知识也能理解。无论什么时候电流流过导体，垂直方向都会产生磁场，这样会在第 3 个垂直方向的整个导体上形成很小的电压。这就是霍尔效应。产生电压的原因是磁场对电流中移动的电子施加了洛伦兹力，导致电子在一边积累。这种电子的不平均分布实际上是微伏电压，它必须放大才能使用。
模拟霍尔传感器
德州仪器 (TI) 的 D…
作者：Kevin Duke
去年，我同事 Tony Calabria 和我发表了 DAC 基础知识系列博客。在该系列文章中，我们探讨了高精度数模转换器 (DAC) 的静态及动态规范、高精度 DAC 架构以及 DC 误差计算。
今年在该系列中，我们将继续发表文章，发表基于应用的 DAC 基础知识后续文章。我们将首先发表针对工业控制应用的“迷你系列”博客文章。
作为该系列的开篇文章，我今天首先介绍 DAC 可用于工业控制系统方面的内容。此外，我还将探讨双线与三线／四线系统之间的区别。
在工业控制应用中，DAC 最常用于针对可编程逻辑控制器 (PLC)（上图左侧）或传感器发送器（也叫现场发送器）（上图右侧）使用的模拟输出。
在这两种情况下，DAC 都可用来提供电压输出或电流输出。电流输出最普遍，大概占 75%。
电压输出一般为四个范围中的一种：0~5V、0~10V、+/-5V 以及 +/-10V，但也有一些需要超范围输出的特例…
您可能知道，有效位数 (ENOB) 和有效分辨率都是与 ADC 分辨率有关的参数。理解它们的区别并确定哪个更具相关性，是令 ADC 用户与应用工程师等极为困惑的问题，经常因此发生争论。
您认为哪个更重要？
ADC 的分辨率位数 (N) 可决定 ADC 的动态范围 (DR)，其代表 ADC 可测量的输入信号等级范围，通常以 [dB] 为单位。DR 可定义为：
请注意，由于信号在给定时间视窗内的 RMS 幅值取决于信号幅值在该时间视窗内如何变化，因此 ADC 的 DR 变化取决于输入信号特征。对于其满量程范围 (FSR) 内的恒定 DC 输入而言，理想的 N 位 ADC 可分别测量 FSR 和 FSR/2N 的最大及最小 RMS 幅值。因此，ADC 的 DR 为：
同理，对于幅值随 ADC FSR 变化而变化的正弦波信号输入而言，理想的 N 位 ADC 可测量 (FSR/2)…
作者：Kevin Duke 德州仪器
今天，我们将介绍两种相关的动态参数 — 压摆率与建立时间。如欲了解更多有关静态和动态参数的不同之处，敬请参阅本文。
什么是压摆率？
TI退休员工模拟专家 Bruce Trump 在《The Signal》上最后发表的一篇博客文章中很好地对压摆率进行了总结，将其描述成运算放大器的速度极限。DAC压摆率参数与运算放大器的压摆率参数成 1:1 关系。
在基本情况下，当输入电压发生明显变化时(例如当新的 DAC 代码被锁存在距离当前代码有几个代码的位置)，这时输出放大器将开始摆动，即以最快的速度增大输出电压。输出放大器保持这种状态直到接近预期值为止，同时输出开始在指定的误差频带范围内趋于稳定。
产品说明书规范介绍了 DAC 出现摆动时在其输出端可以看到的最大变化率，通常是每秒几微伏。
注意：该图并非根据真实器件按比例绘制，而是经放大后显示的各个区域
什么是建立时…
作者：Ken C
在上篇博客《理解JESD204B协议》中，我对 JESD204B 协议中的三个状态进行了概括性的功能介绍。这三个状态对于在链路的 TX 和 RX 之间构建有效数据链路非常重要，它们是：代码组同步 (CGS)、初始信道对齐序列 (ILAS) 和用户数据。今天我将探讨在 TX 与 RX 之间必然会出现的信号发送技术，完成构建有效链路所需的必要步骤。
假设您已经在 TX 与 RX 之间建立了所需的电气连接，如图 1 所示。请注意图中箭头表示信号方向。
图 1 — JESD204B TX 至 RX 链路的信号连接
从 TX (tx_dataout) 到 RX 的信号是包含数据链路的串行解串器信道信号。这些信号不需要偏移对齐。从 RX 回到 TX 的信号是 SYNCn 请求信号。
时钟芯片通常是 LMK04828 超低抖动合成器与抖动清除器，可为 txlink_clk 和 rxlink_clk 提供一个器件时钟…
欢迎阅读《获得连接》系列博客！在上篇《获得连接》博客《多点应用的 LVDS》一文中，我们介绍了 TIA/EIA-899 或 MLVDS 标准以及一个典型的最终应用。本文我们将探讨串行解串器 (SerDes) 以及各种技术及其应用。
串行解串器是可将大位宽并行总线压缩成少量（通常为一条）差分串行链路的器件，该链路可在远远高于低速大位宽并行总线的速率下进行切换。串行解串器对大位宽并行总线进行了串行化，不仅可实现在系统内部、系统间或位于两个不同地点的系统间进行大量数据的点对点传输，同时还可降低功耗、板级空间和成本。下图 1 是串行解串器的基本概念。
图 1：串行∕解串
随着数据速率的增加，有关实施并行总线的问题也随之增多。较快总线比较慢总线功耗高，而且由于定时容差的降低，信道数量的增加，布局难度也越来越大。随着数据速率的增加，保持信道间的时滞也日益重要，原因是较大的时滞差异会导致系统定时问题…
作者：Richard Zarr
很多人都知道，抖动（这是时钟边沿不确定性）是不好的现象，其不仅可导致噪声增加，而且还会降低数据转换器的有效位数 (ENOB)。
例如，如果系统需要 100MHz 14（最小值）位的 ENOB，我们就需要抖动小于 80 飞秒的时钟！这可通过假设一个无失真的理想系统进行计算，让 SINAD 和 SNR 数值相等（见公式 2）。
接下来，使 ENOB 等于 14，我们可在大约 86db 下计算出最小 SNR。将结果带入公式 1，计算出大约为 80fs 的 tJ 值。
在数字信号处理过程中，采样时钟与处理时钟之间需要有一定关联。也就是说，无论是在十分之一速率下还是在全速率下采样，样片都必须在其速率的倍数下进行处理，而且要相位一致。这就需要一个“主”时钟，其可用来衍生系统中的所有其它时钟。
您可使用温度补偿晶体振荡器 (TCXO) 和低相位噪声 PLL 实现这一点，可将主时钟显著增加至更高的频率…
作者：Ken C
在使用我们的最新模数转换器 (ADC) 和数模转换器 (DAC) 设计系统时，我已知道了很多有关 JESD204B 接口标准的信息，这些器件使用该协议与 FPGA 通信。此外，我还在 E2E 上的该栏目下阅读了各种技术文章及其它博客文章，明白了为什么 JESD204B 是 LVDS 和 CMOS 接口的后续产品。
有一个没有深入讨论的主题就是解决 ADC 至 FPGA 和 FPGA 至 DAC 链路问题的协议部分，这两种链路本来就是相同的 TX 至 RX 系统。作为一名应用工程师，我所需要的就是了解其中的细微差别，这样才能充分利用 JESD204B 通过现有 LVDS 和 CMOS 接口提供的优势。
有了 JESD204B，您无需再：
大家是不是都熟悉“微功耗”这个词？对于线性器件而言，这通常是指 50uA 或更低的静态电流。最近，“微功耗”已经让位于“毫微功耗”，后者通常是指不足 1uA 的静态电流。
在设计阶段，不仅要进行一些非常明显的权衡，同时还要应对一些不太起眼的挑战。有一点点偏置电流，设计人员就必须选择是将大部分偏置电流用于输入级以获得良好的噪声底限，还是将其转移至输出级。为什么呢？因为在您要求极低功耗器件时，很可能会得到让人无法接受的噪声底限。
这时，您有两个选择：
等一下，如果您使用有源滤波器，这岂不是意味着更大功耗吗？另外，如果输出级的电流很小，那么我们如何知道器件能否承受探针的 20pF 电容负载？您认为这很好笑是吗？好，几年前我在需要多次迭代的首款硅芯片上亲眼目睹了这种情况。
还有一点需要考虑…
作者：Mario Endo
您是否知道至少一个可用于几乎每个应用的电压参考？这是因为在系统信号链内某个地方总需要一个参考点。电压参考大多数用作数据转换器基准，但也可用于很多其它方面，例如比较器阀值和齐纳二极管替代方案等。由于这类器件引脚数量极少（一般 3-5 个引脚），因此我们通常对这一部分只是粗略带过，但如果未正确选择该组件，它就很容易成为系统的“问题小孩”。
图 1 — 参考总误差实例以及它如何随工作条件变化而变化
此外，市场上有大量的参考产品，其中大部分都标注为“高精度”或“超高精度”，或者只提供一个重要性能参数来描述器件，其对我们选择产品真的没有帮助。
有七个可影响参考性能的参数，而主要参数随工作条件变化而变化。要帮助说明这些参数（以及几个其它参数）并帮助说明如何编译所有误差，以了解所期望的总体误差值，我已将所有信息编辑成了一本名为…
您是否注意到了差分信号在高性能信号路径中正日益占据主导地位？差分信号可提供多种优势！我一直在考虑这样一个事实，即每个差分信号路径都有一个与其相关的寄生共模信号路径。
在差分信号路径中，大部分环境噪声都可作为共模噪声耦合。很多差分器件都能很好地抑制这种噪声。下面是 LMH6881 可编程差分放大器 (PDA) 的共模抑制比 (CMRR) 图示。
CMRR 可确定差分信号受共模噪声干扰的“污染程度”。这个数值非常重要，但事情也不完全如此。
保护差分信号固然重要，但共模噪声情况也值得考虑。如果噪声传到另一个器件，该器件就需要抑制它。下图是相同 LMH6881 放大器的共模增益。
我们从这两张图中能确定几个要点。
首先，在低频率下，共模抑制和共模增益（衰减）都非常有用。
然而，在较高的频率下会怎样呢？CMRR 和共模衰减都开始变差。如果所涉及的系统在极高频率下具有很大的噪声…
欢迎继续阅读《模拟线路》上的《获得连接》系列博客！在上篇《获得连接》博客《串行解串器 XAUI 至 SFI 设计》一文中，我们深入了解了在 XAUI 至 SFI 协议转换器设计中使用 TLK10232 的方法。本文我们将回过头来了解如何在 LVPECL、VML、CML、LVDS 和子 LVDS 接口之间转换。
系统当前包含 CML 与 LVDS 等各种接口标准。理解如何正确耦合和端接串行数据通道或时钟通道的传输线路是一项非常重要的技能。我们先来了解一下大多数通用接口的电压等级及所需的端接技术：
图 1：通用接口电压等级
图 2：通用端口端接
接口之间的电压等级不同，而且各种接口需要不同的端接，因而接口之间并不兼容。不过没关系，现在已经有了解决该问题的方案。
要成功连接两个不同的接口，必须在两个接口之间布置各种 AC 耦合电容器。这些 AC 耦合电容器不仅可除去传输信号中的…
作者：Gabe Ayala
欢迎继续关注《定时决定一切》系列文章！上次我们探讨了对 PLL 环路滤波器响应的理解。今天，我将帮助您了解如何更好地理解各种抖动技术规范。
随着高速应用中的定时要求日趋严格，对各种抖动技术规范的更深入理解现已变得非常重要。从 10Gb 以太网网络到 PCIe 等高速互联技术，链路中所暗含的稳健性都与降低定时裕度密切相关。
简言之，抖动就是信号边沿与理想值或理想间隔的偏差。使用一个周期信号作为理想参考值，可在下图中更准确地描述系统中带噪音成分的真实信号，其中噪声源包括电源、热噪声以及交叉耦合干扰等。图 1 是“理想”信号和信号频域表示法。
由于噪声和扰动对信号有影响，因此得到的波形会受到抖动影响，如图 2 所示。整个频谱上的信号能量传播被称为相位噪声。
抖动可进一步划分为多个子类和技术规范，每一个都有自身的属性和测量方式…
我们可能都见到过需要随时间变化扫描频率的情况。如果您遇到这样的问题，可以考虑雷达等应用，在这类应用中发送的信号不仅可由目标反射回来，而且还能够与接收到的信号进行比较，如下图 1 所示。观察频率 (Df) 差异，我们可确定信号返回所需的时间 (Dt)。知道该时间后，我们就可以算出与目标的距离。如果让线路的斜率更陡，那么系统对噪声的敏感度就会降低，但这样做的代价是缩小了覆盖范围。
图 1：频率线性调频波形
对于雷达应用而言，重点是要让图 1 中产生的波形具有极高的线性度与恒定斜率，以避免频率计算错误。在允许较高非线性度的应用中，可使用数模转换器 (DAC) 来调节电压控制振荡器 (VCO) 的控制电压，以生成所需的波形。该开环方案的一个难点是波形的斜率会受到部件间变化、温度、VCO 频率漂移以及 VCO 频率提供推频的影响。
对于需要更好线性度的应用，可选用锁相环 (PLL)（例如…
欢迎阅读TI 最新《定时决定一切》系列博客文章的第一篇！在本系列中，您会发现我们的 TI 时钟专家能解决您的所有时钟问题，满足您的任何需求。作为该最新博客系列的开篇文章，我将帮助您了解如何正确测量时钟缓冲器的附加抖动。
为什么抖动很重要？
在当今数据通信、有线及无线基础设施以及其它高速应用等高级系统中，时钟抖动是整体系统性能的关键因素。要达到所需的系统抖动性能，一定要保持尽可能低的时钟抖动，并在整个分配网络上分配低抖动时钟源。
随着系统要求的不断提升，问题也随之而来：时钟线路上添加的简单缓冲器会不会让时钟抖动变得更差？如果会，在添加简单缓冲器之前应该考虑什么问题？
图 1：系统级说明
附加抖动定义
这就是存在附加抖动的地方。附加抖动可定义为器件本身为输入信号增加的抖动数量。它的计算公式为
，假设噪声过程是随机的，而且输入噪声与输出噪声互相没有关联…
作者：Pete Semig
如果您有一个分压器，其中每个电阻器支持 5 ppm/°C 的漂移，那么最差情况的漂移是多少？这是我最近研究低漂移电流传感参考设计 (TIPD156) 时向我同事提出的一个既定观点的问题（当然，是在我已经得出答案之后提出的）。“显而易见”的答案是 10ppm/°C。真正的答案其实只有 5ppm/°C，但必须是在分压器分压比是 ½ 的时候。让我们来深入了解一下这个并非显而易见的明显问题的答案。
图 1 是一款分立式解决方案，其提供一个参考电压 (VREF) 和基于 R1 与 R2 比值的偏置电压 (VBIAS)。
图 1：双参考分立式拓扑
这时很“显然”电阻器分压器的整体漂移是 (5 ppm/°C) + (5 ppm/°C) = 10 ppm/°C。为进行确认，我进行了仿真。图 2 是 …
每当我检查年轻工程师的原理图或 PCB 布局时，我都要挑选几个部位问他们“为什么？”为什么你选择这个组件？为什么把它布置在 PCB 的这个位置？之所以问这些问题是因为工程师在做出每个设计决策时都应该有合理的理由。
例如，为什么在运算放大器配置成的缓冲器的反馈路径中有一个电阻器？
图 1：在反馈路径中包含电阻器的运算放大器缓冲器电路
现实情况是工程师经常不知道自己为什么使用电阻器 R2。他们可能在以前的原理图中看到过，觉得必须包含它。这些电阻器通常用于低速应用 (<50 MHz)，以消除运算放大器输入偏置电流产生的 DC 失调。但是，正如我现在已退休的同事 Bruce Trump 所指出的那样，这很少奏效。
R2 还可能会在输出出现 ESD 攻击时为反相输入提供一定的保护。此外，如果两个输入端有匹配的电源阻抗，有些运算放大器（特别是 JFET 输入型）就会产生较低的失真…
作者：Kevin Duke
我们的 DAC 基础知识系列文章现已涵盖大量的技术信息，从简单的理想数模转换器 (DAC) 到减少干扰等复杂问题，应有尽有。在本系列的最后一篇文章中，我们将讨论总体未调整误差 (TUE)。
高精度 DAC 可实现出色的 DC 性能或极低频率性能。在很多高精度 DAC 应用中，与代码转换、干扰和压摆率有关的 AC 误差技术参数在定义 DAC 精确度时可以忽略。这是因为输出在大部分时间里是趋稳不变的。
在《DAC 基础知识：静态规范与线性度》一文中，我介绍了所有 DAC DC 误差参数：失调误差、零代码误差、增益误差、差分非线性 (DNL) 与积分非线性 (INL)。在试图表达 DAC 在 DC 下有多精确时，很难考虑到所有这些误差源。这正是 TUE 的亮点所在。它是一个对所有这些误差源进行综合后得出的单个数字，用以简洁表达 DC DAC 输出的精确度。唯一的不足是需要您做一点统计工作。
在统计过程中…
模拟
汽车
DLP® 技术
嵌入式处理
工业
电源管理
