我们使用LMK04821芯片的单PLL模式,从OSCin输入125Mhz的差分时钟,配置参数如下。
测试中发现,输出的时钟频率基本上是对的,但PLL2不能lock。
请问可能是什么原因?需要如何调查和解决这个问题?谢谢!
This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
我们使用LMK04821芯片的单PLL模式,从OSCin输入125Mhz的差分时钟,配置参数如下。
测试中发现,输出的时钟频率基本上是对的,但PLL2不能lock。
请问可能是什么原因?需要如何调查和解决这个问题?谢谢!
感谢你们的回复!现将情况补充说明如下:
1、通过Status_LD2硬件管脚和0x183寄存器,看到PLL2 DLD都是低电平;
2、我们也查看过时钟频谱,中心频率也在漂移;
基于以上几点,我们非常肯定PLL就是没有锁定。
另外,附上我们的LMK04821硬件原理图。
请帮忙再看下,并尽快回复,谢谢~