ADC3664EVM: 用SPI配置DDC的时候，FCLK遇到的问题

感谢您对TI产品的关注！
已经收到了您的案例，调查需要些时间，感谢您的耐心等待

您好，

     请问DDC是怎么配置的？

     请参考ADC3664EVM User's Guide  “4.2.1”和“4.3.1”章节的配置示例。

您好！我按照ADC3664EVM User's Guide “4.2.1”和“4.3.1”章节的配置示例在软件界面如图，resolution mode ddc这几项无法配置（如图1，图中这几栏为灰色，无法选择），另外我之前是用写入寄存器地址的方式配置的adc与ddc，配置的值按照adc3664的手册的样例（如图二），其中把1wire的模式改为2wire 14bit的模式，FCLK占空比配置为50%，（其他的保持和样例一致），但是出来后FCLK波形异常，我使用采样率给的10M（这是为了方便示波器观测波形，所以降低了sample clock的频率）。ad板时钟输入信号，sample clock输入为10M、DCLKIN为35M（sample clock的3.5倍）的时钟输入。

您好，

      看起来您试图在Fs = 10MHz的情况下使用14位复杂八倍降采样的2线ADC。请确认这一点是否正确。

     如果是的话，您的配置和DCLK是错误的。

      您应该使用8.75MHz的DCLK频率。您可以使用以下公式计算您模式的正确DCLK频率：   

DDC Bypass/Real Decimation:

DCLK Frequency = Sample Frequency * Resolution / Number of Wires / Decimation Factor

Complex Decimation:

DCLK Frequency = Sample Frequency * 2 * Resolution / Number of Wires / Decimation Factor

      此模式的正确配置应如下所示：

0x0     0x1	// Reset
0x7     0x2b	// Configure Bitmapper to 14-bit, 2 wire
0x13    0x1	// Reload efuse
0x1b    0x90	// Set output interface resolution to 14-bit
0x24    0x6	// Enable DDCs
0x25    0x30	// Configure decimation factor to 8, complex
0x27    0x10	// Set IQ Order
0x2e    0x10	// Set Q Del
0x19    0x80	// Configure FCLK settings
0x2a    ????	// Set NCO A to desired freq
0x2b    ????	// Set NCO A to desired freq
0x2c    ????	// Set NCO B to desired freq
0x2d    ????	// Set NCO B to desired freq
0x26    0x88	// NCO Reset
0x26    0xaa	// NCO Reset
0x26    0x88	// NCO Reset

     请忽略数据表中的配置。ADC3664数据手册存在一些已知问题，我们正在修订中。

     您可以使用ADC3664-SP Radiation-Hardness-Assured 14-Bit, Dual Channel, 1 to 125MSPS, Low Latency, Low Noise, Ultra-low Power, Analog-to-Digital Converter (ADC) datasheet (Rev. A)，它是正确的。

      请使用正确的DCLK频率尝试此配置，并确认FCLK是否正确。