XIO2213B: 关于XIO2213评估板原理图中的几个疑问

您好，针对您的问题，

1. 需要严格按照datasheet中的上电时序，先给VDD-15和VDD_33上电，等上电起来至少100ms之后再将PREST拉高。您指的评估版中供电芯片使能引脚直接写死，是说一直在供电，是这个意思吧？ 正确的顺序也是先上电，然后通过GPIO或者其他控制引脚来控制PREST，当电压稳定起来将其拉高。

2. 是的，每对差分对都必须AC耦合，数据手册中没有给出偏置电压的原因应该是内部集成了偏置电路，不需要外部重新建立新的共模电压，所以输入信号即使没有直流偏置也没问题，因为通过AC耦合电容之后直流也被隔离了，所以只要满足差分电压范围即可。

3.RECLK+和REFCLK-没有要求AC 耦合，DC耦合就好，参考下面的描述，另外clock也可以使用单端输入，同样，需要满足datasheet中11.5 PCIe Differential Reference Clock Input Ranges(1)的电气参数。

4. CLKREQ 并不是OD或OC输出，可以拉高也可以拉低，拉高是enable clock power management。 如果不使用时钟电源管理，则可以将CLKREQ拉低。

5. 这里的Vth是CPS input电压的阈值范围。并且可以看到是在cable power的电阻器端测量的。您指的12V 是在哪里看到的？我这边再去确认下。

5. LPS_L和LPS_P是数据链路层的power 状态引脚， 如果为1的话，说明允许PHY和LLC 的通信，为0的话禁止PHY和LLC通信，这个要根据实际应用去拉高或拉低。 LPS的意义可参考寄存器此bit的意思。

8. 这个问题就和第7问是一样的，如果需要和LLC通信的话，就需要将这些引脚接起来，XIO2213的原理图只是针对此芯片的设计，没有链路层芯片，所以这里给出的是悬空。

3.RECLK+和REFCLK-作为时钟输入引脚可输入差分也可以输入单端，我打算接入100MHZ的LVDS差分时钟，LVSD电平的差分对共模电压在1.2V左右，不知道XIO2213b的RECLK+和REFCLK-引脚是否可以接受？我只在数据手册上看到了它们作为差分使用时，建议的差模电压范围在0.0875~0.6V之间，为给定建议的共模电压输入范围。

4.如果CLKREQ作为输出不是OC或者OD，那不使用时不是应该悬空，由软件配置将其设置为高或者低吗？为什么评估板原理图里会外接上拉电阻？

5.你是说4.7V~7.5V是指CPS引脚的推荐的阈值电压范围吗？是指CPS引脚的电压范围在4.7V~7.5V之间时，芯片内部的比较器认为电源正常，低于4.7V时芯片认为电源不正常？但是我看到手册上指的这个阈值电压，是测量400k电阻的另一端（即BUS power得到的），并且BUS power在评估板原理图上是12V。我是想知道我自己设计时，BUS power的值不大于多少，才不会导致CPS的电压过高而导致芯片损坏。

我参考的评估板原理图是这个：

http://www.deyisupport.com/cfs-file.ashx/__key/communityserver-discussions-components-files/59/6567.XIO2213ZAY_5F00_REF.pdf

6和7.关于这个问题我可能理解错了，我以为XIO2213中包含LLC和1394PHY。那如果我想使用XIO2213做PCIE与1394b之间的转换的话，单独这个芯片可以实现吗？还是需要配合别的芯片，例如tsb82aa2b？

3.REFCLK单端使用的话，需要125Mhz，共模电压为1.2V的LVDS电平不符合表中Vih_se和Vil_se的要求，所以不可取。

4.关于CLKREQ这个引脚，我查了下资料，这个引脚电气特性是符合PCIE的协议标准的，XIO2213也符合PCIE规范，另外我看了下XIO2001(PCIE转PCI的桥）的数据手册，里面给出了CLKREQ是OD 输出架构，但是XIO2213的数据手册没有表明，所以不用的时候不能悬空。

5.Bus power的问题我再看下。

6. 从XIO2213的架构来看，您的理解是没问题的，实现PCIE和1394的转换，不需要再使用tsb82aa2b这类器件。

3.您可能理解错了我的回答。我的意思是我打算将RECLK+和REFCLK-作为差分时钟输入来使用，但是差分对+和-之间必然会有一个共摸电压和差模电压。我即将使用的有源晶振是差分LVDS输出，差分对之间的共模电压大约是1.2V，差模输出大概是350mV。我看到数据手册的11章仅对这两个差分引脚的差模输入范围有介绍，但是推荐的共模电压输入范围并未给出，所以想确认一下，以便我更改时钟源的选择方案时，避免出错。

5.期待您的回答。

6.这个问题我在上一次回复的时候漏掉了。原问题是这个：XIO2213评估板原理图中，LPS_L和LPS_P在外部短接后，为什么要在加入一个下拉电阻？

7.关于这个问题，您的意思是不是XIO2213本身包含LLC和PHY，但是CTL0/CTL1/D[7:0]这几个引脚不连接不影响PCIE和1394的之间的转换？如果是这样的话，CTL0/CTL1/D[7:0]这几个引脚被什么会被芯片引出，它们的使用场景是什么？我有这个疑问是因为PCLK_P、PCLK_L、LCLK_P、LCLK_L等这些引脚在数据手册中定义为1394链路层和物理层之间的时钟输入输出等，芯片将其引出后，需要用户自己在外部做连接；对此，我就以为CTL0/CTL1/D[7:0]这几个引脚同样作为1394链路层和物理层的控制和数据总线，是不是也必须做处理才能实现整个芯片的PCIE和1394之间转换。针对我的这个疑问，还是希望您能回复。

3.没有误解您的意思，LVDS电平标准是1.2V共模电压，350~400mV左右的swing。

因此单端LVDS信号即为1.165V~1.55V幅值的信号，常用的LVDS swing在400mV左右，Vil=1V，Ｖih=1.4V，共模电压1.2V。

而REFCLK给出了单端信号的Vih和Vil要求，Vih（min)=0.7*3.3=2.31V, Vil(max)=0.99V 如下. 

3.红框里边的这两个参数是这样理解的吗？我以为红框里边这两个参数的理解是：由于RECLK+和REFCLK-也可以输入单端150MHZ时钟，只要REFCLK_SEL引脚接高。当使用单端时钟输入时，时钟输入接入RECLK+，这时候单端时钟的高电平和低电平应该遵循红框里的推荐。但是当REFCLK_SEL引脚接低时，RECLK+和REFCLK-应该接入差分时钟的正和负，差分输入的差模值应遵循下图中的VRX-DIFFP-P这个指标，即应该在0.0875~0.6V这个范围，如果其共摸电压也要遵循红框里的要求，那么红框里的VIH-SE最小值是0.7*3.3V，VIL-SE的最大值是0.3*3.3V，他们的差已经是1.32V了，那这个不是超出差模输入的范围了吗？

3.另外，还想再问一下：RECLK+和REFCLK-这两个引脚的输入阻抗都是20kΩ，如果我输入差分100Mhz时钟是不是在这两个引脚分别接入50Ω对地电阻，同时保证差分线阻抗为100Ω比较好？

3.我们对RECLK+单端输入的理解一致。但是我仍然没明白您对差分输入的理解。我以为：差分输入指标VRX-DIFFP-P=2*|RECLK-REFCLK-|，因此VRX-DIFFP-P这个指标只是一个差，VRX-DIFFP-P代表着输入差分时钟其差模值在0.075~0.6V之间都可以，1.2V-0.175V=1.025V这个值我不理解它有什么含义。同样我以为VRX-DIFFP-P并不能反映RECLK+或者REFCLK-对地的电平是多少，因此没办法从这个指标中得推荐的共摸电压范围是多少。

如果我的理解有问题，麻烦您能高速我正确的解读方式吗？我非常需要知道我的差分时钟输入，差模输入和共模输入在什么范围才能被芯片识别。谢谢~

SHME G 说：

.另外，还想再问一下：RECLK+和REFCLK-这两个引脚的输入阻抗都是20kΩ，如果我输入差分100Mhz时钟是不是在这两个引脚分别接入50Ω对地电阻，同时保证差分线阻抗为100Ω比较好？

请按照数据手册要求，对于REFCLK来说，差分也是20Kohm阻抗。

而对于TXP，TXN，RXP，RXN来说，差分阻抗为100ohm，单端为50ohm阻抗。

3.可是作为差分输入的话，一般印制板走线会按照差分对的方式走线，其阻抗控制很难按照20kΩ。但是是否可以在RECLK+和REFCLK-这两个引脚在引脚附近的印制板上分别接入50Ω的对地电阻，然后RECLK+和REFCLK-走线按照100欧姆阻抗去控制？如果不行，您是建议我们按照单端线的走线形式来走RECLK+和REFCLK-这一对差分信号（前提是保证差分正和差分负等长）？

差分信号Vrx-diff-p= (Vin+)-(Vin-）=（REFCLK+）-（REFCLK-)=2*|RECLK+REFCLK-|。

1.2V-0.175V=1.025指的是Vpp。 我随便找了个器件的数据手册，看下图.所以数据手册的所以Vrx-diff-p  即为下图的Vss=2Vid。

这个我知道：Vrx-diff-p= (Vin+)-(Vin-）=（REFCLK+）-（REFCLK-)

但是（REFCLK+）-（REFCLK-)=2*|RECLK+REFCLK-|是什么？

上边这张图符合我对差分对的理解方式，我只是想知道XIO2213的REFCLK+和REFCLK引脚支持的VCM和VID是多少？

这个地方我刚才写错了。应该是VRX-DIFFP-P=2*|RECLK-REFCLK-|。造成您的误解，不好意思。其实我的目的只是想知道RECLK+和REFCLK-支持的差模输入范围和共摸输入范围，即VID和VCM。

Vid就是您上面推论的，VRX-DIFFP-P的一半，即0.0875~0.6V。

Vcm即（Vih+Vil）/2=(0.6+0.0875)/2=0.34375V.

我的建议是直接参考EVM板，使用98.304Mhz的晶振，直接和XI接。毕竟我们在选择时钟的时候，要考虑它的jitter，频率稳定性，相位噪声，以及常温下的tolerance等：

另外，我找了一款98.304Mhz的OSC，您可以参考下它的数据手册：

www.digikey.com/.../1643940

3.关于这个问题我还是不太认同。我理解的VRX-DIFFP-P值确实是0.0875~0.6V，但并不是指VIH是0.6V,Vil是0.0875V，而是指Vid在0.0875~0.6V之间都可以，比如LVDS电平的Vid一般在0.35~0.4V，在0.0875~0.6V之间，那么LVDS的差模电平是符合的。但是共模电压，我依然看不出来是多少，所以才想咨询一下，通常共模电压也不太可能是一个确定的值，一般是一个范围，毕竟一个确定的值很难满足。关于共模电压，还需要您再确认一下，谢谢~

另外，XI引脚的时钟输入和REFClK的时钟输入，应该是两码事。数据手册建议，XI使用98.304M的1.8V单端时钟，作为芯片工作的时钟源。但是REFCLK是PCIE接口的时钟输入。

最后:五一快乐~

您好，以下图为例， LVDS电平的Vid一般在0.35~0.4V，即如下图的Vid。 0.0875~0.6V指的是下图的Vil和Vih，所以Vid=0.6-0.0875=0.5125V。共模电压Vcm即为(Vih+Vil)/2=0.344V. 看下图最好理解。

时钟这个您的理解是对的,REFCLK 为PCIE的时钟输入。

我不是没理解，我是不赞同。那个图根据以往看数据手册的经验， 0.0875~0.6V应该是Vid的范围，就是说跟Vih-Vil的值应该在0.0875~0.6V之间都可以，因此共模电压根据这个参数得不出来。因为按照你的理解，差模电压和共模电压都是一个确定的值，那用户一般很难满足（一般时钟的电平标准就那么几种，其差模输出没有那种电平标准是准确的0.5125V，还没有误差的）；一般都是一个范围，即输入的差分时钟，其差模电压和共模电压都在要求的范围就可以。

您好，您理解的没错，就是一个范围啊，Vid的范围只要在0.6V-0.0875V=0.5125V=512.5mV范围之内都是可以的。只是低电平不能低于0.0875V，高电平不高于0.6V即可。可能我误解您的意思了，您提到Vcm怎么确定，所以我以Vil=0.0875V，Vih=0.6V为例计算，所以附上上图帮助理解什么是Vid，2Vid，Vcm的定义。 

您现在给REFCLK打算是什么一个幅值范围，什么共模电压的信号？LVDS是吗？

另外，您也要确定Bus power不能超过多大电压，对不对？ 我这边再去确认下，因为1394的芯片比较老，资料目前很少，依据您目前的新设计，打算是给REFCLK一个LVDS差分信号，还要Bus voltage 的最大值对不对？ demo上给的bus power为12V。

我把问题再汇总一下吧，如下：

3.RECLK+和REFCLK-引脚输入100M的LVDS时钟是否可以？

5.BUS power的值不大于多少，才不会导致CPS的电压过高而导致芯片损坏。

6.XIO2213评估板原理图中，LPS_L和LPS_P在外部短接后，为什么要在加入一个下拉电阻？

7.我理解的XIO2213本身包含LLC和PHY，但是CTL0/CTL1/D[7:0]这几个引脚不连接不影响PCIE和1394的之间的转换？如果是这样的话，CTL0/CTL1/D[7:0]这几个引脚被什么会被芯片引出，它们的使用场景是什么？我有这个疑问是因为PCLK_P、PCLK_L、LCLK_P、LCLK_L等这些引脚在数据手册中定义为1394链路层和物理层之间的时钟输入输出等，芯片将其引出后，需要用户自己在外部做连接；对此，我就以为CTL0/CTL1/D[7:0]这几个引脚同样作为1394链路层和物理层的控制和数据总线，是不是也必须做处理才能实现整个芯片的PCIE和1394之间转换。

还是这几个问题，麻烦了，谢谢~

好的，这几个问题我去确认一下。

好的，谢谢~

不用客气，我这边收到回复会通知给您。

好的~

我这边暂时还没收到回复哈，如有收到回复，会立即通知到您。