[参考译文] THS3062：关于高速运算放大器的微带技术

尊敬的 Kai：

我实际上无法调整拓扑。

看起来我必须制造 PCB、并发现由于微带的特性和每英寸150ps 的极小延迟、没有延迟或稳定性问题。

此致
亚涛

Yatao 您好、

如果您不确定布线过长、请使用不同的布线长度制造测试板(仅包含 OP1...5)并进行检查。 我自己一整天都在测试板。

分裂和征服！

Kai

好的、您认为这只是一条源端接传输线路。 V+输入引脚上的小串联 R 有助于此处使用发射极跟随器输入来隔离迹线源电容。 在本例中、无法真正确定带状线是否比打开接地平面和电源平面更好。 但请给它一个镜头。  

您好、Michael、

您意味着标准微带在接收节点需要一个分流电阻器、如下图所示。

或信号完整性要求信号从布线的所有点看到相同的电阻、如果没有分流电阻器、则布线端将看到运算放大器+端点的大电阻。  我想这是原理。

请注意、四条布线的宽度相同、因此它们采用相同的 RSH。

要获得减半的 Vo、Riso 应为 RSH 的4倍？

如果这是标准微带、则其延迟应为150ps /英寸。 最远的布线比最短的布线长2英寸、因此、我想我可以将其视为在 V+节点同步接收信号。

亚涛

您好、Michael、

问题是，亚涛几个月以来就讨论了自己的电路，并开始了不可计数的新线程。 我们已经讨论了集成器、分立式推挽输出级和比较器。 他更改了所有时间规格、电路拓扑、信号布线长度、增益和电源电压。 因此、最终会产生相当混乱的情况。

" V+输入引脚上的小串联电阻"、正如您所说的、我建议在一个线程中使用并联 THS3062 (上面的 OP2...5)似乎可以从它们中获益、以防止 THS3062输入级的振荡。 当然、这些电阻与传输线路特性阻抗的端接无关。

Paul Grohe 在 Yatao 的另一个线程中推荐了使用微带技术并在两端端端端端端端端端端端接的传输线、并结合了一个非常快的比较器。

我在这里建议在 OP1的输出端使用单个隔离电阻器、并对 OP2...5使用非常短的信号走线。 我建议将信号布线布置在实心接地层上。 100µm Ω 距离接地平面上的0.3mm 宽、甚至50mm 长的铜线迹仅提供5pF 的容性负载、这在其应用中是可以接受的、尤其是当他仍然使用更好的布局来缩短此信号线迹长度时。

Kai

尊敬的 Kai：
几个月以来、我制造了3个版本的 PCB。 每个版本都有其问题、正如您看到的、我更改了许多参数。 现在、我决定制作我的最后一个版本。 我的电路非常大、我认为最好不要放在这里。

很抱歉以前有很多线程。 我会给你们带来太多麻烦吗？ 如果我这么做、我将尝试不再启动新的线程。

此致
亚涛

Yatao 您好、

不、您完全不打扰我。 但是、如果您始终进行更改、则很难提供帮助。

在进行更改之前、请尝试彻底检查并理解先发生的情况。 分裂和征服。 制造测试电路、您只需进行很小但非常具体的更改。 因此、您可以构建 OP1...5电路、并按照定义明确的小步骤修改布线长度。 查看此测试电路的示波器、尝试了解正在发生的情况。 这样、您将找到最佳解决方案。 理论很好、但在高频电子产品方面没有讲述整个故事。

Kai

尊敬的 Kai：
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实际上、对于分流端接电阻器、V+输入有时需要该电阻器、而正如 Michael 在反相节点中向我展示的那样、有时也不需要该电阻器。 我不明白为什么。 我参考信号完整性手册、今天就了解了。 这实际上是整个布线对相同甚至是阻抗的要求。

在 TLV3502的线程中、我认为分流电阻器不能在 FPGA 附近使用。 因为它将输入信号减半、其振幅为 TTL 低电平或高电平。 将其减半会下拉高电平并导致逻辑错误。 当然、选择一个大值分流电阻器、一个相对较小的串联电阻器应该保持正确的电平。

此致
亚涛