[参考译文] AM2432：PRU 在 MII 模式下引用了错误的端口寄存器

尊敬的 Kazushige：

这似乎是 MII 接口的 Tx 引脚存在的问题。 如果您已经遵循 TI EVM 原理图或 soc 规范来设计定制电路板、您能否提供一些详细信息？ 我记得 MII Tx 引脚有问题。 请在您的参考资料中分享详细信息、我将根据这些信息检查详细信息。  

谢谢。此致、
Teja。

我从 TI 网站下载了 AM64x/AM243x 的设计文件。
随附的文件用作电路的参考。
我特别提到了 P17、P18 和 P27 页。

定制电路板的实际电路已在之前的相关主题中提供。

此致

e2e.ti.com/.../PROC101D_2800_004_29005F00_SCH.pdf

尊敬的 Kazushige：

我们将在内部检查该配置、然后返回分析结果。 请给我们 3 个工作日的时间进行验证。

感谢您的耐心、

此致、
Teja。

尊敬的 Kazushige：

AM243xEVM 评估板。 在研究这些差异后、我发现在 SysConfig 的 Enet (ICSS) 下、评估板使用 RGMII、而定制板使用 MII。

AM243x EVM 评估板在 MII 模式下的情况是否也是如此 — 您需要将 SysConfig enet-ICSS 中的选项更改为 MII 模式？   如果您没有测试过、可以尝试一下吗？

BR
Jc.

您好、

我测试了 AM243xEVM 环境、其中 enet-ICSS 选项设置为 MII。
因此、IPG 为 480ns、就像在初始问题中一样。
我还进行了与之前相同的测试：1-1 到 1-3、2-1 到 2-3、3-1 到 3-5、并获得了相同的结果。

我正在发送我所用的示例工程。
与原始的“enet_layer2_icssg"工程“工程相比有两处变化：

• 将 syscfg 中的 enet-ICSS 选项更改为 MII
• 修改了 enet_layer2_icssg.c 中的 EnetMp_rxTask 以用两个帧进行响应

e2e.ti.com/.../IPGtestproject.zip

此致、
Kazushige。

尊敬的 Kazushige：

1-3。 当从端口 1 回复到 PC 的两个帧时、PRU 指的是端口 2 的寄存器值 (0x0B)。 IPG 变为 480ns。

您如何确认 IPG 价值？  您能给我分享 Wireshark 捕获吗？

BR
Jc.

您好、

您如何确认

我正在使用逻辑分析仪测量 AM243xEVM 上的 Tx_EN 信号。

您能和我分享 Wireshark 捕获吗？

附件是类似于 3-1 到 3-5 测试的 Wireshark 捕获。

e2e.ti.com/.../wireshark_5F00_data.zip
第 1–10 号：
将 LAN 电缆连接到端口 1、并从 PC 向 AM243xEVM 发送 5 个 ARP 数据包。
AM243xEVM 每次以 2 个帧进行响应、总共 10 个 1072 字节的 ARP 帧。
（由于 IPG 为 480ns，无法捕获某些帧。）

第 11-14 号：
断开端口 1 并连接到端口 2。

第 15–29 号：
从 PC 向 AM243xEVM 发送 5 个 ARP 数据包。
AM243xEVM 每次以 2 个帧进行响应、总共 10 个 1072 字节的 ARP 帧。
（由于 IPG 为 980ns，可以捕获所有帧。）

配置：
PC -- PROFISHARK（包捕获）-- AM243xEVM

此致、
Kazushige。

尊敬的 Kazushige：  

请导航至以下路径：

文件：source/networking/enet/core/core/per/icssg_utils.c src

函数：IcssgUtils_fwConfig

在该函数中、请按如下所示消除该条件：

if (!EnetMacPort_isRgmii(&cfg->mii))
{
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG0, 0x1803U);
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG1, 0x1903U);
}
else
{
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG0, 0x1903U);
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG1, 0x1803U);
}

进行更改后、使用 SDK 根目录中的以下命令重新构建 ENET ICSSG 库、然后重新构建此示例

gmake -s -f makefile.am243x enet-icssg_r5f.ti-arm-clang PROFILE=debug
gmake -s -f makefile.am243x enet-icssg_r5f.ti-arm-clang PROFILE=release

BR、
Jc.

您好、

尊敬的 Kazushige：

IPG 为 9.6ns、因此 AM243xEVM 在内部似乎假定连接为 1Gbps。
[/报价]

我认为测量的是 9.6µs 而不是 ns、对应于 10M 速度。 我目前没有探测到 TX_EN 引脚的电路板、但我将研究是否可以进行设置。

我还有一个问题：在您的默认测试场景（在应用以下更改之前）中、您观察到 480ns、MII_G_RT 寄存器的值是多少？ 参考：ICSSG0 位于 0x30033004、ICSSG1 位于 0x300B3004。

if (!EnetMacPort_isRgmii(&cfg->mii))
{
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG0, 0x1803U);
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG1, 0x1903U);
}
else
{
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG0, 0x1903U);
    Icssg_wr32(hIcssg, baseAddr + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_REGS_BASE + CSL_ICSS_G_PR1_MII_RT_PR1_MII_RT_CFG_TXCFG1, 0x1803U);
}

BR
Jc.

您好、

MII_G_RT 寄存器的值是多少？ 参考：ICSSG0 位于 0x30033004、ICSSG1 位于 0x300B3004。[/报价]

由于我正在使用 ICSSG1、因此我检查了 0x300B3004。

1. 通电并将 LAN 电缆连接到端口 1 后、该值变为 0x00640000。
   然后、在从端口 1 断开并连接到端口 2 后、该端口变为 0x00440000。
   （之后，重复的连接/断开操作不会导致任何更改。）

   
   
   

2. 接通电源并将 LAN 电缆连接到端口 2 后、该值变为 0x00460000。
   然后、在从端口 2 断开并连接到端口 1 后、该端口变为 0x00440000。
   （之后，重复的连接/断开操作不会导致任何更改。）

   
   

此致、
Kazushige。

为完整起见、您在此处使用的是哪个 SDK 版本？

尊敬的 Kazushige：  

为了澄清一下、您提到的是版本 11.00.00.15（2025 年 4 月 4 日）吗？

关于数据包生成：您能否说明如何从 R5F 主机生成数据包？ 在审查您的应用程序后、它似乎使用了  与开箱即用示例 SDK 类似的默认应用程序环回方法。 附加的工程正在触发断言 — 看起来在排队 API 中没有初始化数据包、您共享的工程是否有任何更改？

我已经在我这边设置了测试、并完成了一些 RGMII 测量（请参考下文）、这与预期一致。 我目前正在测试 MII、明天将分享这些结果。 同时、您能否澄清上述问题？

BR
Jc.

尊敬的 Kazushige：

1-1。 将 LAN 电缆连接到端口 1。 端口 1 的 IPG 寄存器被设置为一个值 (0x17)。
1-2. 从 PC 向定制电路板发送 ARP 帧。
1-3. 当从端口 1 回复到 PC 的两个帧时、PRU 指的是端口 2 的寄存器值 (0x0B)。 IPG 变为 480ns。

我测试了您上面描述的场景。
这些寄存器确实按您提到的方式进行了配置：TX_IPG0 = 0x17 和 TX_IPG1 = 0x0B、这是预期情况。
但是、我无法重现您报告的问题。 请参阅随附的屏幕截图以了解我的测量结果

逻辑分析仪捕获结果显示了从端口 1 发送的两个连续帧之间的数据包间隙 (IPG) 测量：

M0（绿色区域）：Δ960 ns–第一个数据包和第二个数据包之间的 IPG
M1（红色区域）：Δ960 ns–确认一致的 IPG 时序
M2（蓝色区域）：Δ6.88µs–这表示实际的帧/数据包持续时间

我的测试设置：

电路板版本 PROC101C (005)- AM243x EVM
SDK 版本公共版本 11.00.00.15 (2025年4月4日)
SDK 中的示例工程（默认，无更改）icssg_layer2_dualmac_am243x-evm_r5fss0-0_freertos_ti-arm-clang
PHY 模式 MII (100Mbps)

BR
Jc.

您好、

感谢您的调查。

只是为了澄清—您是指版本 11.00.00.15（2025 年 4 月 4 日）吗？

当我检查 www.ti.com/.../时、版本 11.0.0.18 可用、但现在似乎已消失。 由于可以使用 11.0.0.15 重现此问题、因此使用 11.0.0.15 可以。

附加的项目正在达到断言 — 似乎在排队 API 中没有初始化数据包、您共享的项目是否有任何更改？

我共享的 IPGtestproject 没有更改。 然而、由于我尚未使用大量帧进行测试、因此可能会因内存耗尽而发生断言。
我只想验证 IPG、因此、只要两个大约 1000 字节的帧排队并从 AM243x EVM 传输、任何实现都应该没问题。

但是、我无法重现您报告的问题

您是否在 AM243x EVM 内部对两个帧进行传输排队？
如果您的设置针对 AM243x EVM 返回的帧测量 IPG 来响应从 PC 发送的两个连续帧、那么这实际上并不能提供有意义的结果。
示例工程
（默认设置，无更改）icssg_layer2_dualmac_am243x-evm_r5fss0-0_freertos_ti-arm-clang
为每个接收到的帧返回一个帧、因此我很好奇您是否实际要排队并发送两个帧。

作为参考、我附上了用于从 PC 发送 ARP 数据包的 Python 脚本。
在第 7 行输入 PC 的 MAC 地址、在第 21 行输入 NIC 名称（替换“eth7"）“）、即可正常工作。
此代码发送 5 个 ARP 数据包。

e2e.ti.com/.../sendARP.zip
在 AM243x EVM 方面、我使用 CCS 12.8-1。

此致、
Kazushige。

尊敬的 Kazushige：

您是否在 AM243x EVM 内部对两个帧进行排队以进行传输？

我使用的是一个专用的外部流量生成器、它以真实线路速率运行。 这可确保 AM243x EVM 以精确的 100Mbps 接收流量、从而正确地使 R5F 的数据包处理饱和、并在 TX 路径上产生背压并开始对数据包进行排队。 这种情况正是您上述提到的数据包排队机制、无需从 R5F 手动排队数据包。

电缆连接到端口 1 时、您通过在 EVM 中点击哪个 PHY 芯片？

BR
Jc.  

尊敬的 Kazushige：

我应用了建议的更改并在两个端口上测试了您描述的相同方案。 很遗憾、我仍然无法重现问题。 如屏幕截图所示、IPG 测量 (M0、M3) 始终显示 960ns。  此外、我已经确认寄存器中的 IPG 值按预期设置、与您提到的值相匹配。

BR
Jc.

您好、

尊敬的 Kazushige：

计划于 26 年第 2 季度发布暂定版本（开始/中部）

BR
Jc.