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[参考译文] TAC5212：FreeRTOS 支持、ADC/DAC 抗混叠滤波器、模拟带宽

admin
Guru**** 2362840 points
Other Parts Discussed in Thread: TAC5212, AM2732, SYSCONFIG
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1480036/tac5212-freertos-support-antialias-filter-for-adc-dac-analog-bandwidth

器件型号：TAC5212
主题中讨论的其他器件： AM2732、 SysConfig

工具与软件：

我正在考虑将 TAC5212用于非音频应用和无线电应用、我将在其中使用它通过与 McASP 连接的 TI DSP 进行 I/Q 调制和解调。  此芯片是否会有适用于 FreeRTOS 的驱动程序？

二是读过类似的纯 ADC 芯片的 ADC 方面的内容、在更高的频率下会有很大的信号、甚至是3MHz 以上。  从"TLV320ADCx140、TLV320ADCx120、PCMx120-Q1、
PCMx140-Q1集成模拟抗混叠滤波器和灵活数字滤波器"的项目中所示、该器件在~μ s 6MHz 处采样并使用数字滤波执行抗混叠滤波。  但我认为我需要一个滤波器来阻止高于3MHz 的频率、对吗？  (实际上、我的滤波器的起始频率略高于100kHz、确保它是稳定的1MHz 高于100kHz。)

在 DAC 上、我找不到类似的文档。  我假设在器件的采样率下会有很大的采样噪声。  那么、我是否需要在输出侧使用类似的滤波器？

最后、数据表提到了3种不同的音频带宽、即90kHz (第9页、"输入信号带宽")、96kHz (ADC/DAC_CHx_BW_MODE)和100kHz (ADC/DAC 信号链部分)、 究竟是什么？  它是否真的需要宽带模式下的216kHz 采样速率、如讨论100kHz 的部分所说的那样？

谢谢！

-Corey

  • 0
    TI__Guru**** 2362840 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Corey：

    我们有相应芯片的 Linux 驱动程序、您可以在此处访问： https://git.ti.com/cgit/lpaa-android-drivers/tac5x1x-linux-driver 我不确定与 FreeRTOS 的集成情况、但可能可以移植。  

    该器件的 ADC 侧有一个数字抽取滤波器、该滤波器具有线性相位、低延迟或超低延迟等选项、可在192k 及以上的采样率下工作。 器件的 DAC 侧具有称为内插滤波器的类似滤波器。 频率响应曲线位于 TAC5212数据表中、它们指定了这些滤波器的通带。 有一些信号可以通过滤波器传递、但阻带衰减很高、最差情况下大约为-77dB。 如果您希望在内置数字滤波器上实现自己的滤波器、这取决于您需要让信号处于高频的低噪声程度。  

    对于音频带宽、您似乎需要使用寄存器  ADC/DAC_CHx_BW_MODE 指定宽带模式、然后选择具有足够高通带的采样率和抽取/内插滤波器以获得大约90k 带宽。 我从数据表中计算出了不同滤波器的带宽、以确保正确、我们看到某些滤波器允许的带宽超过90k。 我询问了我们的系统团队是否会出现这种情况。 我的猜测是最大带宽取决于滤波器、如果处于宽带模式、则带宽不会被次级滤波器截断为~20k。 但是、如果我听到其他消息、我将在此处更新。 我还询问了216k 的采样率、我不确定、但我认为、这些高带宽所需的采样率取决于所使用的抽取/内插滤波器、该滤波器随采样率而变化。 我将在收到回复时再次在此处更新。

    抽取滤波器：

    线性相位192k：.223*fs = 42.8k
    线性相位384k：.227*fs = 85.63k
    线性相位768k：.121*fs = 92.93k
    低延迟192k：0.456*FS = 87.55k
    超低延迟192k：.456*fs = 87.55k

    内插滤波器：

    线性相位192k：0.258*fs = 49.54k  
    线性相位384k：0.258*fs = 99.07k  
    线性相位768k：0.153*fs = 117.5k  
    低延迟192k：.452*fs = 86.78k
    超低延迟192k：0.463*fs = 88.9k

    如果您有关于此器件的更多问题、请告诉我。

    此致！
    MIR

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    TI__Guru**** 2362840 points
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    好的、感谢您提供的信息。  能回答我的大部分问题。

    不过、我关于高于3MHz 的滤波器的问题仍然存在。  输入在高频时具有很大的功率、我是否需要对输入进行滤波？  输出将对高频敏感、我是否需要那里的滤波器？

    还有几个问题：

    器件能否以250kS/s 的速率采样？  我看到了216kS/s 的参考值、而250对于我来说将是一个方便的价格。

    我可以看到您提到的频率表、但是是什么设置了那里的乘法器？  例如、您可以

    Unknown 说：
    线性相位384k：0.258*FS = 99.07k  
    线性相位768k：0.153*fs= 117.5k[/报价]

    但是、是什么设置乘法器0.258和0.153？  我无法设置它。

    -Corey

  • 0
    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    我认为输入将不会在3MHz 采样、因此这些频率和输出中都不会出现在数字数据中。 但是、我将与同事核实、因为我知道存在用于处理的内部过采样率-但输出将无法在 DOUT 处重新创建3MHz 频率、因此这只会对输入产生潜在影响。

    无论自动模式还是手动模式、该器件大多数采样率都可以通过变量 PLL 的某些配置进行采样、但我建议使用标准音频采样率、尤其是前面各表中介绍的采样率之一。 192kHz 适用于~87kHz 带宽和低延迟滤波器。 我不确定216kHz FS 来自数据表的哪个部分、我向系统团队提出了问题、当我收到反馈时、可以在此处进行更新。

    使用滤波器时、表中的乘法器由其测试的通带设置、我从数据表中的通带纹波频率范围内获得了这些乘法器、 如下所示。 因此、您不能自行设置乘法器、您需要为应用选择具有合适通带的滤波器、并在寄存器0x72和0x73中设置该滤波器。  

    此致！
    MIR

  • 0
    TI__Guru**** 2362840 points
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    再次感谢。

    [报价 userid="564139" url="~/support/audio-group/audio/f/audio-forum/1480036/tac5212-freertos-support-antialias-filter-for-adc-dac-analogue-bandwidth/5686709 #5686709"]我认为输入不会在3MHz 进行采样、因此数字数据和输出中将不存在这些频率。 但是、我将与同事核实、因为我知道存在用于处理的内部过采样率-但输出将无法在 DOUT 处重新创建3MHz 频率、因此这可能只对输入有影响[/QUOT]

    它是6MHz 采样率、这将提供3MHz 带宽。  我从 https://www.ti.com/lit/an/sbaa377b/sbaa377b.pdf?ts TLV320ADCx140、TLV320ADCx120、PCMx120-Q1、PCMx140-Q1集成模拟抗混叠滤波器和灵活数字滤波器得到了这一点、在这里的其他帖子中作为内容参考、因为这还未适用于此芯片、它非常相似。  第2页显示：

    对于48kHz 的所有倍数和约数、调制器的采样频率均设置为6.144 MHz。 44.1kHz 系列采样率使用5.644 MHz 的调制器采样频率。

    它指的是过采样、因此似乎是在6.144MHz、滤波器和抽取进行采样。

    此外、在 TAC5212芯片手册本身的寄存器 CLK_CFG1中、除了标准采样率之外、它可以检测到大量采样率。 奇怪的是、不是216kHz、但~219kHz 存在。  此外、该文档的第28页还指出：

    TAC5212还支持除前面表格中所列之外的非音频采样速率。 请参阅为 TAC5x1x 器件配置非音频采样速率、了解更多详细信息。

    但该文档似乎还不存在。

    我更难使用标准采样率。  我需要添加更多芯片来处理时钟、我的采样速度比必要的要快得多、并且使用了更多的 CPU 和功耗。

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    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    我是撰写非音频采样率文档的人员、很抱歉它尚未发布。 但我很高兴能帮助您为您想要的配置确定理想的时钟。 我想您希望遵守最高带宽的归档采样率、但您可以提供一个 MCLK、该 MCLK 可以使用 PLL 进行配置、以进行乘法、然后分频为 ASI 的 BCLK/WCLK。 这也称为控制器模式(当器件进入 MCLK 并提供 BCLK/WCLK 时)。 您已经或已经想到了什么时钟？ 我们可以确定它是否可以在768kHz 采样率下工作。  

    此外、对于高频采样、内部过采样可能在3MHz 或6MHz 附近、因此、如果您的信号略高于过采样率的奈奎斯特速率、那么它可能会混叠回可闻范围内、并在应用抽取滤波器后保持不变。 如果这是对高电压高频信号的担心、那么在这里、外部低通滤波器可能会对您有所帮助。 通常、对于音频应用、在高于可闻范围的高频下产生的任何噪声将不够大或具有足够高的功率以超出混叠环境中的本底噪声-Σ-Δ 调制器的优势之一是、ADC 的输入端不需要滤波器、因为它的工作原理是什么。

    请告诉我您将能够提供的时钟、如果您对此还有更多问题、请告诉我。

    此致！
    MIR

  • 0
    TI__Guru**** 2362840 points
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    非常好。  理想情况下、我需要250kS/s、因为我可以直接从我计划使用的 DSP (带有 McASP 的 AM2732)生成该速率。  如果我无法使用该值或375kS/s (也可能是187.5kS/s)。 我必须生成外部时钟、除非 TAC5212可以生成该时钟。

    如果我必须提供自己的时钟、嗯、它是灵活的。  以给出最佳带宽为基准。  我还在尝试用 McASP 弄清楚一些事情。  SysConfig 要求主时钟(AHCLKx)是帧同步的特定倍数、我将尝试确定这是否真的是一项要求。  如果不要求、我在时钟方面具有更大的灵活性。

    对于滤波器、请记住我要做的是无线电基带、而不是声音、因此我不能将高频噪声的东西馈送到传输混频器中、并且我会在下变频混频器的接收端有高频分量。  但我已经计划了这里的滤波器、应该不会有问题。

    谢谢！

    -Corey

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    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    取决于时钟所需的带宽、我们可能必须通过这些采样率的实验对其进行验证。 对于250k/375k、您是否有直接生成采样率的方法、或者您是否也有 BCLK？ 您需要多大的 BCLK 比率？

    -mir

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    TI__Guru**** 2362840 points
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    嗯,我的带宽需求是"尽可能多",我想:)。  我计划在 AM2732处理器上使用 McASP 与此端口进行通信。  它由480MHz 时钟驱动、并为 MCLK 分频一次、为 BCLK 分频一次、然后从中生成 FS。

    我需要在板上的某个位置有一个80MHz 时钟、所以我的计划是将480MHz 分频以获得一个80MHz MCLK。  I2S 不使用 MCLK、所以它可以是任何东西、实际上只要你能从它获得正确的 BCLK 就可以了。

    在250kHz 进行采样并具有2个32位样本可提供16MHz BCLK、即 MCLK/5。  但任何 MCLK/ 将起作用、因此：

    div FS BCLK
    3. 416.7kHz 26.67MHz
    4. 312.5kHz 20MHz
    5. 250kHz 16MHz
    6. 208.3kHz 13.33MHz
    7. 178.6kHz 11.43MHz

    任何这些都是可行的。  显然、带宽越大越好、带宽的最低可能采样率越好。

    我想您可以在 AM2732上使用不同的时钟来驱动 McASP、但其中的文档不完整并且不一致、实际上没有一个文档看起来更好。

    谢谢

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    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    很抱歉耽误你的时间。 我可以使用80MHz MCLK 为您编译一个脚本、其中包含一些针对下周采样率的不同选项。

    此致！
    MIR

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    TI__Guru**** 2362840 points
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    没问题。  请注意、TAC5212 MCLK 不一定是80MHz、但如果它有用、那就好了、我可以从 AM2732驱动它。

    最好能够自己计算这些东西、但我想我必须等待应用手册发布。  感谢您的帮助。

    -Corey

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    您好！

    很抱歉耽误您的时间、我将在未来几天在这里更新。 你可以在 PPC 中查看分频器、如果你进入"Audio Serial Bus"、然后取消选中"Enable Auto Clock Cfgn"、再配置 PLL、你将看到时钟树。 我会尽量计算分频器给你,对不起,我今天生病了。

    -mir

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    我通过进行一些重新排列了解到、我可以使用不同的 McASP、并且可以单独输出接收和发送主机时钟。  因此我可以从未使用的接收接口生成80MHz 时钟(因为在同步模式下、发送同时用于两者)、并且发送主时钟可以是480MHz 可以整除的任何时钟。  因此、除了上述内容外、您还可以执行以下帧速率(以 kS/s 为单位)：

    182.9187187.5192192.3197197.3202.7、 214.3220220.6227227.3234234.4241.9、 258.6,268,288288.5,300,326.1、 340.9357357.1,375,394.7

    以及明显的相应比特率。  我不知道这是否有帮助、但它有很多选择。

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    TI__Guru**** 2362840 points
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    我假设 PPC 是"Pure Path Console (纯路径控制台)"。  如果没有、我已申请访问权限。

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    TI__Guru**** 2362840 points
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    好的、我有 PPC、但我认为我可以从数据表中找到这方面的大部分内容(可能、如果 informatino 已完成)。  它确实使事情更加清晰、但我认为我可以对器件进行编程、以使用正确的频率。

    但是、它似乎未告诉我带宽是多少。  这正是我需要的。

    谢谢！

    -Corey

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    TI__Guru**** 2362840 points
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    Unknown 说：
    好的、我有 PPC、但我想我可以从数据表中找到大部分这点

    嗯、可能没有。  分数 PLL 的公式是什么？  有 DMUL 和 JMUL、但没有有关如何计算频率的信息。

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    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    很抱歉这里出现了延迟。 我一直都在发疯。 我计划明天在这里为您写出数学。

    -mir

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    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    以下是我在该代码的注释中的注释和计算。 首先、我编写了一个脚本、用于20MHz MCLK 和控制器模式(因此它会生成 BCLK 和 WCLK 输出)、对于192kHz 采样率、32位和2个通道、即12.288MHz。 我还添加了一些用于设置低延迟滤波器以实现最大带宽的线路。 我选择192k 是因为根据数据表、这是我们知道的带宽能够达到86-88kHz 的最低采样率。 请在代码中包含此脚本以配置输入和输出、并通读以确保配置符合您的需要-我使用了 CCLK=GPIO1。 

    # likely want sample rate of 192k w low latency or ultra low latency filters
# with MCLK of 80MHz or anything divisible by 480MHz

# let's say MCLK=20MHz so we don't need to use PDIV and can approximate by an available option for MCLK of 19.68 (no it does not need to be this exact value, this is within 5%)

# with 192k, bin osr=16 so mod clock = 3.072MHz
# BCLK=192k*64 = 12.288MHz
# A/B = BCLK/MODCLK = 12.288/3.072 = 4/1
# CLKSYS=A*MODCLK*X = 12.288*X to be between 67 and 110MHz
# X between 6 and 8, if we choose 6, then 73.728, or 98.304 for 8
# we choose 8 so CLKSYS=8*12.288 = 98.304MHz

# Note that PLL in has to be between 10-20MHz for fractional PLL so that is why we have MCLK=20MHz
# J.D = CLKSYS/PLL_IN for PLL_IN=20MHz => 4.9152

# CLKSYS/DAC_DEM_CLK = 8*12.288/(3.072 * 2) = 16 = NM_DIV_VAL * DEM_DIV_VAL
# NM_DIV_VAL * DEM_DIV_VAL = 16
# NM_DIV_VAL = 16
# DAC_DEM_DIV_VAL, ADC_DEM_DIV_VAL = 1

# DIG_MODCLK_DIV * DIG_DEM_DIV * MDIV = CLK_SYS/MOD_CLK = 8*12.288/3.072 = 32
# MDIV = 32, DIG_MODCLK_DIV = 1, DIG_DEM_DIV = 1

# NDIV * PASI_BDIV = CLK_SYS/BCLK = 8*12.288/12.288 = 8
# NDIV = 1, PASI_BDIV = 8
# PASI_FSYNC_DIV = 64

w a0 0f 20 #CCLK is GPIO1 (change to which gpio used)
w a0 1a 70 #I2S mode, 32 bits 
w a0 32 2b #192k sr, custom clock config, 5% tolerance
w a0 34 48 #PLL fractional mode, CCLK is PLL input clock
w a0 37 b0 #CCLK ~19.68MHz, (is actually 20MHz but should be fine) controller mode for PASI, sr is a multiple of 48k
w a0 38 80 #internal BCLK for FSYNC generation
w a0 39 40 #BCLK to FSYNC ratio = 64

w a0 72 58 #ADC filter config. 0x58 for low latency, 0x98 for ultra low latency filter
w a0 73 58 #DAC filter config, same

w a0 00 03 #page 3
w a0 32 80 #PLL_PDIV_IN_CLK is CCLK, BCLK divider source is pll output
w a0 35 01 #PLL PDIV = 1 so we have 20MHz into the PLL for MCLK=20MHz

# J.D = 4.9152
w a0 36 23 #J MSB=0, no div by 2, D MSB[5:0] = 10 0011
w a0 37 c0 #D LSB = 1100 0000
w a0 38 04 #J LSB = 0100 (J=4)
w a0 39 20 #NDIV=1, PDM_DIV=1
w a0 3a 80 #MDIV=32,DIG_ADC_MODCLK_DIV=1
w a0 3c 08 #PASI_BDIV=8
w a0 3e 10 #ANA_NM_DIV = 16
w a0 44 07 #NDIV, MDIV, PDMDIV enabled
w a0 45 5a #ADC+DAC MODCLK div, PASI BDIV, PASI FSYNC DIV enabled

    接下来、我在目标模式下计算了配置的分频器、这意味着您可以提供 BCLK 和 WCLK、由于您说您的系统可以生成250kHz 的采样率、我希望它也可以生成 BCLK (或者、您可以使用480MHz 时钟除以30来获得16MHz BCLK)。 我再次为32位2通道运行选择了16MHz BCLK。 我不确定此采样率的带宽、需要通过实验对其进行验证、遗憾的是、我本周无法对其进行验证。 如果您能够检查您的系统、那会很好。 此外、请确保在不同设置之间进行软件复位、因为我为此配置删除了一些行(假设使用默认寄存器)。 

    # another option - generated 250khz fs generated by the dsp
# driven by 480MHz clock that divides down for MCLK and then for BCLK
# for example, 16MHz BCLK with 250kHz 32 bit
# This will be in target mode, device is given 250kHz WCLK and 16MHz BCLK

# bin osr=12, 250k * 12 = 3MHz MODCLK
# A/B = BCLK/MODCLK = 16/3
# CLKSYS = A*MODCLK*X = 67 < 48MHz * X <110
# X = 2 so CLKSYS = 96MHz
# J.D = CLKSYS/PLL_IN = 96MHz/16MHz since BCLK is PLL_IN
# J.D = 6.0000
# NM_DIV_VAL * DEM_DIV_VAL = CLKSYS/DEM_CLK = 96MHz/(2*3MHz) = 16
# NM_DIV_VAL = 16, DEM_DIV_VAL=1
# DIG_MODCLK_DIV*DIG_DEM_DIV * MDIV = CLKSYS/MODCLK = 96/3 = 32
# MDIV=32, DIG_MODCLK_DIV=1
# NDIV*PASI_BDIV = CLKSYS/BCLK = 96/16 = 6
# NDIV=1, PASI_BDIV=6

w a0 1a 70 #I2S mode, 32 bits 
w a0 32 23 #250k sr, custom clock config, 5% tolerance
w a0 34 00 #PLL integer mode, BCLK is PLL input clock
w a0 37 20 #target mode for ASI (default)

w a0 72 58 #ADC filter config. 0x58 for low latency, 0x98 for ultra low latency filter
w a0 73 58 #DAC filter config, same

w a0 00 03 #page 3
w a0 32 00 #PLL_PDIV_IN_CLK is PASI BCLK, BCLK divider source is pll output
# J.D = 6.0000
w a0 36 00 #J MSB=0, no div by 2, D MSB=0
w a0 37 00 #D LSB = 0
w a0 38 06 #J LSB = 0110 (J=6)
w a0 39 20 #NDIV=1, PDM_DIV=1
w a0 3a 80 #MDIV=32,DIG_ADC_MODCLK_DIV=1
w a0 3c 06 #PASI_BDIV=6
w a0 3e 10 #ANA_NM_DIV = 16
w a0 44 07 #NDIV, MDIV, PDMDIV enabled
w a0 45 5a #ADC+DAC MODCLK div, PASI BDIV, PASI FSYNC DIV enabled

    请告诉我您是否能够测试这些模型以及它们是否有效。 抱歉、我无法在实验中对其进行测试、这是根据我对时钟树和数据表寄存器的了解得出的。

    此致！
    MIR

  • 0
    TI__Guru**** 2362840 points
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    谢谢你米尔,这是很好的信息。  现在我要转到板的布局、因为目前还没有测试方法、我只是要确保芯片能够执行我需要的功能。  这给了我更多的信心。  我确实发现我可能可以做192.3kS/s、这应该起作用(在5%以内)。

    不过、我还有一个问题。  我知道你很震惊:-)。

    是否有必要使用低延迟滤波器？  我更喜欢线性相位一、因为它是线性相位。  延迟不是那么重要、但保持相位线性是如此。  还提到了一个低功耗滤波器、但未对其功能进行描述。

    我想我现在已经了解如何对分数 PLL 进行编程了。  你生成一个除数 n.mmmm、n 进入 J、MMmm 进入 D。 相当简单。

    希望你也感觉更好。  再次感谢您的帮助。

  • 0
    TI__Guru**** 2362840 points
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    尊敬的 Corey：

    没有必要使用低延迟滤波器、但对于192k、线性相位滤波器不支持宽带宽、如数据表(以及我之前的列表)中所示、这就是我推荐192k 低延迟的原因。 如果需要、您可以通过宽带宽和线性相位执行更高的采样率... 我们还可以检查250k 是否支持大约90k 带宽、但我不能在下周进行检查。

    此致！
    MIR

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    TI__Guru**** 2362840 points
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    好的、谢谢、我想我已经拥有了我需要的所有信息。  如果您想检查一下带宽、会发现很棒、但我知道您能否做到。