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[参考译文] TAS5713PHP:原理图/布局审查–无 MCLK(PLL 内部)、24V PVDD、BTL 输出

Guru**** 2644125 points

Other Parts Discussed in Thread: TAS5713PHP, TAS5713

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1567138/tas5713php-schematic-layout-review-no-mclk-pll-internal-24-v-pvdd-btl-outputs

部件号:TAS5713PHP
主题中讨论的其他器件: TAS5713

工具/软件:

您好:

我们目前正在设计使用 TAS5713PHP(2 通道数字输入 D 类)的音频放大器板。
应用环境:

  • 功率:6Ω 扬声器~2×10 W

  • 电源:PVDD = 24V

  • 输入:Raspberry Pi 4 I²S (BCLK = GPIO18、LRCLK = GPIO19、DIN = GPIO21)

  • 无 MCLK 线路可用→我们依靠 TAS5713 内部 PLL 进行时钟

  • 控制:总线上 0x1A 处的 I²C μ A i2c-1

  • ALSA 驱动程序:snd_soc_tas5713 (Linux 6.x、RPi4)

问题:

  1. 原理图检查:您是否在我们的设计中看到任何问题(电源,复位,I²S Ω 接线、I²C Ω 上拉电阻、BTL 输出、 等)?

  2. 无 MCLK 模式:数据表说“可在没有 MCLK 的情况下运行“带 PLL — 您能否确认该模式在官方上受支持并在 48kHz FS 下保持稳定?

  3. 布局建议:

    • PVDD 去耦(大容量+陶瓷放置)

    • 散热过孔和接地回路

    • 用于 EMI 的输出级布线(是否需要铁氧体/缓冲器?)

  4. 使用 PLL/无 MCLK 模式时、是否需要任何已知勘误表或寄存器设置?

随附:

  • 原理图(仅限 TAS5713 部分、I²C Ω+ I²S Ω)

  • PCB(顶层和底层器件)

非常感谢您的反馈。

此致、

链接:

TAS5713PHP 原理图

PCB 底视图

PCB 顶视图

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    您好:

    感谢您的联系。 我明天将提供原理图和布局说明。  

    此致、
    Sydney Northcutt

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    您好:  

    是否可以向我发送原理图和布局注释?  

    此致、

    Sophia Loukili

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    尊敬的 Sophia:

    对延误悉尼的道歉是 OOO。 让我回顾一下、然后返回给您。

    此致、

    Sebastian

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    谢谢、我正在等待您的答复。

    此致、

    Sophia LOUKILI

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    尊敬的 Sophia:

    很抱歉错过了这个主题!

    您能分享更高分辨率的原理图和布局图像吗? 这是我的高度优先事项  

    此致、
    Sydney Northcutt

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    /resized-image/__size/640x480/__key/communityserver-discussions-components-files/6/6472.TAS5713PHP-PCB.PNG/resized-image/__size/640x480/__key/communityserver-discussions-components-files/6/TAS5713PHP-PCB-2.PNG/resized-image/__size/644x320/__key/communityserver-discussions-components-files/6/8547.TAS5713PHP-Schematic.PNG

    我做了一些屏幕截图,但我认为,如果我直接给你 Kicad 项目,这样你就可以轻松地可视化一切。

    我可以收到一封电子邮件以便将其发送给您吗?

    此致、

    Sophia LOUKILI

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    尊敬的 Sophia:

    我刚刚给您发送了一封电子邮件。  Slight smileμ s

    这主要是我在正确查看时遇到问题的原理图。  

    此致、
    Sydney Northcutt

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    您好:

    我昨天给您发送了一封电子邮件。 请告诉我打开文件是否有任何问题。

    谢谢!Slight smile

    此致、

    Sophia Loukili

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    尊敬的 Sophia:

    我在加载 PCB 文件时遇到问题、但可以处理您共享的布局图像。 我的主要问题是原理图、但您通过电子邮件共享的原理图要清晰得多。 我将于明天完成审核备注。  

    此致、
    Sydney Northcutt  

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    尊敬的 Sophia:

    原理图注释:
    - bst_x 帽的值是多少? 它们应该是 0.033uf。  
    -我不知道 PVDD 电容是什么,但我建议至少 220 μ F。 这就是 EVM 上的配置。
    - C13 应为 2200pF
    - PLL_FLTP、PLL_FLTM 和 VR_ANA 应按如下方式进行配置。 当前连接不正确。  

    -我推荐.1uf 和 4.7uf CAP VR_DIG
    -我建议在 DVDD 上增加 10uf 电容
    - VREG 接地的电容应为 0.1uf  
    - GVDD_OUT 应具有 1uf 接地电容

    对于该布局、我建议增加 PVDD 和输出路径布线宽度。 示例如下。  
      

    此致、
    Sydney Northcutt

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    谢谢!