Other Parts Discussed in Thread: TLV320AIC3105
器件型号： TLV320AIC3105
尊敬的先生：
我的客户目前正在对其音频产品进行测试 TLV320AIC3105、其中包括 T 侧（本地器件）和 R 侧（远程器件）。 在此配置中、来自 T 侧（红色路径，SPK ADC）的 SPK 信号传输到 R 侧（红色路径，SPK DAC）、而来自 R 侧（紫色路径，MIC ADC）的 MIC 信号传输回 T 侧（紫色路径，MIC DAC）。 I²S 域和数字域之间的信号转换由 TLV320AIC3105 使用 μ C 接口通过 ADC/DAC 执行。
通道配置如下图所示。
在 Audio Precision (AP) 测试期间、我们观察到、当输入信号超过 19.5kHz 时、输出信号电平会快速下降、如下图所示。
我们当前的 I²S 时钟设置如下：
MCLK = 12MHz
BCLK = 6MHz
WCLK = 46.875kHz
客户还在 WCLK 设置为 44.1kHz 的条件下进行了测试、并相应地调整了相关寄存器设置；不过、观察到了相同的行为。
R-Side（远程器件）设置文件：Audio_Setting_Remote_ TLV320AIC3105_TLV320AIC3105___LW_AT__00401.xls
T-Side（本地器件）设置文件：Audio_Setting_Local_ TLV320AIC3105_TLV320AIC3105___LW_AT__0401.xls
客户期望仅当输入频率高于 20kHz 时、输出信号电平才应开始滚降。
您能否告知为实现此行为需要进行哪些参数调整或配置更改（例如，采样率，数字滤波器设置，时钟方案等）？
