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部件号：TLV320AIC3104 您好，
我只将BCLK用作aic3104的内部主时钟源，但它不起作用(使用MCLK工作正常)。
我的注册配置：
｛0x01，0x80｝//软重置
｛0x00，0x00｝//选择第0页
｛0x66，0x22｝//PLLCLK_In使用BCLK
// BCLK=2.048MHZ，WCLK = 8kHz，P = 1，R = 1， J = 48，D = 0
｛0x03，0x91｝//PLL已启用， P=1
｛0x04，0xc0｝//J = 48
｛0x05，0x00｝//D = 0
｛0x06，0x00｝
｛0x0B，0x01｝//R = 1
｛0x02，0xAA｝//WCLK=8kHz
//route： MIC1R-->ADC->DOUT DIN->DAC--> Rright_LOP/M
｛0x09， 0x47｝ //DSP模式，16位
｛0x13， 0x04｝ //打开左侧ADC的电源
｛0x16， 0x84｝ //MIC1RP/M 处于 全 差动 模式，为R-ADC加电
｛0x0F， 0x7f｝ //取消L-ADC PGA的静音
｛0x10， 0x7f｝ //取消R-ADC PGA的静音
｛0x13， 0x04｝ //打开左侧ADC的电源
｛0x16， 0x84｝ //MIC1RP/M 处于 全 差动 模式，为R-ADC加电
｛0x0F， 0x7f｝ //取消L-ADC PGA的静音
｛0x10， 0x7f｝ //取消R-ADC PGA的静音
｛0x07， 0x0a｝ //FS (参考)= 48kHz
｛0x25， 0xc0｝ // DAC通电
｛0x2B， 0x00｝//取消L-DAC静音
｛0x2C， 0x00｝ //取消R-DAC的静音
{0x5c， 0x80}// DAC_R1路由到Rright_LOP/M
｛0x5d， 0x09｝ //取消右LOP/M静音
｛0x25， 0xc0｝ // DAC通电
｛0x2B， 0x00｝//取消L-DAC静音
｛0x2C， 0x00｝ //取消R-DAC的静音
{0x5c， 0x80}// DAC_R1路由到Rright_LOP/M
｛0x5d， 0x09｝ //取消右LOP/M静音
