您好！
我们在 PurePath Studio 上使用具有16kHz 采样率的 TLV320AIC3254、该设置非常有效。
MCLK = 16MHz、BCLK N = 16
;时钟生成
REG[0][5] = 0xD1；P=5、R=1、J=32
REG[0][6] = 0x20；P=5、R=1、J=32
REG[0][7] = 0x00；D=0000
REG[0][8] = 0x00；D=0000
REG[0][4] = 0x03；PLL_CLKIN = MCLK、CODE_CLKIN = PLL_CLK、PLL 打开
REG[0][254] = 0x0a；PLL 锁定延迟10ms
REG[0][12] = 0x8a；MDAC = 10、分压器加电
REG[0][13] = 0x00；DOSR = 128 (MSB)
REG[0][14] = 0x80；DOSR = 128 (LSB)
REG[0][18] = 0x85；NADC = 5、分压器加电
REG[0][19] = 0x8a；mAdc = 10、分压器通电
REG[0][20] = 0x80；AOSR = 128
REG[0][11] = 0x85；NDAC = 5、分压器通电
REG[0][27] = 0x0C ；更改 MCLK->输入、BCLK、WCLK、到 FPGA 的输出
REG[0][26] = 0x81 ；加电 WCLK 输出模块
REG[0][30]= 0x90 ；加电 BCLK 输出模块和
REG[0][33] = 0x00 ；将 WCLK 源设置为 ADC_FS
现在、我们尝试将采样率从16kHz 更改为192kHz。
我们尝试以下参数、但它不是192kHz、而是144.3kHz。
MCLK = 16MHz、BCLK N = 16
;时钟生成
REG[0][5] = 0xD3；P=5、R=3、J=32
REG[0][6] = 0x20；P=5、R=3、J=32
REG[0][7] = 0x00；D=0000
REG[0][8] = 0x00；D=0000
REG[0][4] = 0x03；PLL_CLKIN = MCLK、CODE_CLKIN = PLL_CLK、PLL 打开
REG[0][254] = 0x0a；PLL 锁定延迟10ms
REG[0][12] = 0x8a；MDAC = 10、分压器加电
REG[0][13] = 0x00；DOSR = 32 (MSB)
REG[0][14] = 0x20；DOSR = 32 (LSB)
REG[0][18] = 0x85；NADC = 5、分压器加电
REG[0][19] = 0x8a；mAdc = 10、分压器通电
REG[0][20] = 0x20；AOSR = 32
REG[0][11] = 0x85；NDAC = 5、分压器通电
REG[0][27] = 0x0C ；更改 MCLK->输入、BCLK、WCLK、到 FPGA 的输出
REG[0][26] = 0x81 ；加电 WCLK 输出模块
REG[0][30]= 0x84 ；加电 BCLK 输出模块和
REG[0][33] = 0x00 ；将 WCLK 源设置为 ADC_FS
我不确定哪些参数违反了规则...
谢谢。
Kazue Ozono
