[参考译文] TLV320AIC3268：编解码器 ADC 计数与输入电压与放大器间的关系；满量程范围问题

Hafiz 您好！

感谢您与我们联系。

需要澄清的几个问题：

• 当您说"计数"时、您是指数字位值吗？
• 您在哪里测量 ADC 输出(这是 I2S 总线的数字值吗)？
• 输入是单个模拟端麦克风还是差分输入？ 麦克风连接到了什么引脚？

此致！
Andrew

您好 Andrew Jackiw、

1.当您说"计数"时、您是指数字位值吗？

回复 ：可以。 在上述查询中、我们是指 ADC 数字输出总线值作为计数。

2.您在哪里测量 ADC 输出(这是 I2S 总线的数字值吗)？

回复 "你是对的。" 我们将测量与 FPGA 连接的 ASI (单声道 PCM)上的 ADC 输出数字值。

输入是单模拟端麦克风还是差分麦克风？ 麦克风连接到了什么引脚？

回复 ：它是 IN1L ADC 引脚的单端模拟输入。 推荐的其它 ADC 输入引脚经0.47uF 接地。

我们未看到任何与 FPGA 相关的 ASI 问题。 我们可以在 ADC 数字数据总线中看到适当的正弦输出。

我们还在 ADC 数字样本输出到 DAC 数字样本输入(ASI1_DataOutput - ASI1_DataInput)之间进行了环回。 我们可以看到采用环回配置的 DAC 输出端出现了30dB 的振幅下降。

我们的 ADC 通道路径总增益为0dB。 对于 IN1L 上的1Vpp 输入、ADC 数字输出计数仅大约+/- 500。 如果我们将 PGA 增益增加到6dB、计数就会变为+/- 1000。 如果我们将 PGA 增益增加到12dB、ADC 数字输出计数将变为+/-2000。 如果我们进一步增加 PGA 增益、ADC 数字输出将变饱和。 但 ADC 数字输出总线计数仅为+/-2000。 当 ADC 饱和时、ADC 数字输出总线值应约为+/-32768。 请查看配置、并告知我们编解码器配置中是否缺失任何内容。

我们正在等待您的回复。

此致

Loganathan N

您好，Loganathan：  

没有任何东西会成为您的寄存器配置的一个问题。 FPGA 用于解码计数的数据格式和字长是多少？ 默认情况下、编解码器为16位 I2S。 有时、这可能是编解码器和控制器之间的数据宽度不匹配所导致的。  

衰减也可能是输入选择(RIN)的结果(请参阅8.3.2.2 ADC 增益设置和表7)。  

此致！
Andrew

Andrew、您好！

感谢您的答复。 编解码器 ASI1、音频总线格式已经被配置为具有16位数据长度的单声道 PCM 格式。 FPGA 是该 ASI1接口中的从器件(WCLK 和 BCLK 由编解码器生成)。 我们没有看到任何与 ASI 相关的问题。 这是因为通过从 FPGA 向 ASI 提供满量程输入(使用 DDS 生成音调)进行了 DAC 输出验证。

衰减也可能是输入选择(RIN)的结果(请参阅8.3.2.2 ADC 增益设置和表7)。  

回复 :根据上述配置,IN1L 和 CM1L 的 RIN 值都配置为20k 欧姆。 使用此串联电阻值时、如果 PGA 增益大于12dB (其中数字输出总线计数值仅约为+/-2000)、ADC 输出将饱和。

如果 IN1L 和 CM1L 的 RIN 值配置为10k Ω。 使用此串联电阻值时、如果 PGA 增益大于6dB (其中数字输出总线计数值仍仅为+/-2000左右、因为与 Rin 相比、总增益与20k Ω 相同)、ADC 输出将饱和。

此致

Loganathan N