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[参考译文] TAS2564：TD (DO-SBCLK)的最大值为21ns、SBCLK 的最大值为24.57Mhz 之间是否存在冲突？

admin
Guru**** 2378650 points
Other Parts Discussed in Thread: TAS2564
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1218537/tas2564-is-there-a-conflict-between-td-do-sbclk-with-a-maximum-of-21ns-and-sbclk-with-a-maximum-of-24-57mhz

器件型号：TAS2564

大家好、

很抱歉打扰您。  您能否花时间解释一下   TAS2564 数据表中的以下信息？

当 SBCLK=24.57Mhz 时、时钟周期为40.7ns。

TD (DO-SBCLK)是 从 SBCLK 到 SDOUT 的延迟。

当 TD (DO-SBCLK)=21ns 时、 主机的剩余建立时间 为40.7/2-21=-0.65ns、这是一个负值。 这是否意味着通信无法正常？ 两个参数的最大值是否相互冲突？

我想确认的另外一件事是：

是 TD (DO-SBCLK)、在 TAS2564内的延迟时间还是涵盖受 CL=20pF 影响的时间

此致、

罗艾米

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    TI__Guru**** 2378650 points
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    尊敬的 Amy：

    我会在明天前一天结束前、查看您的问题并提供一些反馈。

    此致、
    -Ivan Saazar
    应用工程师

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    尊敬的 Amy：

    为 SBCLK 到 SDOUT 延迟提供的时序是从一个采样到另一个采样、例如、如果数据在 SBCLK 的下降沿采样、则延迟时间是从最后一个 SBCLK 下降沿到下一个 SDOUT 采样、 这意味着您实际上具有40ns - 21ns = 19ns 来设置下一个 SDOUT 样本。
    如果数据在上升沿采样、则从 SBCLK 上升沿角度考虑相同的情况、而不是考虑 SBCLK 的下一个相反沿。

    关于容性负载、时序图已经考虑了表顶部指定的容性负载。

    希望这有助于阐明时序要求。

    此致、
    -Ivan Saazar
    应用工程师

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    TI__Guru**** 2378650 points
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    伊凡、您好！

    很抱歉耽误你的时间。  

    感谢您的支持。   

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    伊凡、您好！

    我们的客户需要知道 TD (DO-SBCLK)的最小值、以确保数据的保持时间满足要求。  您能否  帮助您找到并确认此最小值？

    此致、

    艾米

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    TI__Guru**** 2378650 points
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    尊敬的 Amy：

    今天是 TI 的美国假日、Ivan 在上周出差。 他将在星期二回到你的身边。

    感谢您的耐心等待、
    J·麦克弗森

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    TI__Guru**** 2378650 points
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    尊敬的 Amy：

    我可能不清楚这最后一个问题与上一个问题有何区别。  TD (DO-SBCLK)仅具有最大规格。 请注意、SDOUT 是来自 TAS2564的数据、这意味着它取决于 TAS2564本身、而 SDIN 是传入 TAS2564的数据 、因此其时序必须由主机器件控制。

    此致、
    -Ivan Saazar
    应用工程师

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    TI__Guru**** 2378650 points
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     伊凡、您好！

    很抱歉回复延迟。

    客户担心 TAS2564的不同批次之间 TD (DO SBCLK)参数值的差异可能会导致问题。 例如、如果程序使用 DOUT 在 SBCLK 的上升沿发射、并且如果下一批器件的 TD (Do SBCLK)为最小值、则取决于 TD 的最小值(Do SBCLK)是否可以满足主器件的保持时间。

    此致！

    艾米

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    尊敬的 Amy：

    很抱歉混淆了、但我仍然不理解该担忧。 是否担心保持时间不能足够长？
    也许用相关案例创建一个新的时间图表可以帮助我们理解吗？ 如果需要、我们还可以打电话进一步讨论此问题。

    此致、
    -Ivan  Salazar
    应用 工程师

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    TI__Guru**** 2378650 points
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     伊凡、您好！

    是的、客户担心在以下情况下保持时间可能不够长

    Unknown 说：
    如果数据是在 SBCLK 下降沿采样的、则延迟时间是从最后一个 SBCLK 下降沿到下一个 SDOUT 样本、这意味着您实际上有40ns - 21ns = 19ns 来设置下一个 SDOUT 样本。

    上述情况的假定 SBCLK 到 SDOUT 的延迟为21ns。  在这一点上、建立时间 和保持时间没有问题。 但是、如果 TAS2564在下一个批处理中的 TD (DO-SBCLK)值是最小值、例如0ns、则在这种情况下、保持时间不够长。 因此、客户需要知道 TD (DO-SBCLK)的最小值。

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    TI__Guru**** 2378650 points
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    尊敬的 Amy：

    因此、问题是、如果 TD (DO-SBCLK)为0、器件将无法在整个40ns 内保持 SDOUT 引脚？ 为什么会发生这种情况？
    如果图表可以更好地解释、请分享。

    此致、
    -Ivan  Salazar
    应用 工程师

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     伊凡、您好！

    您能否提供或找到  TD (DO-SBCLK)的最小值？ 现在、客户不想解释为什么他们需要它的最小价值、他们只需要我们向他们提供它。

    谢谢。

    艾米

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    尊敬的 Amy：

    由于对短 TD (DO-SBCLK)没有约束、因此本例中的最小规格为0。

    此致、
    -Ivan  Salazar
    应用 工程师

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     伊凡、您好！

    感谢您的答复。 此用户最终提供了一个图、如随附的图所示：

    请忽略图中的 BCLK 和 BCLK_inv 信号。

    用户的情况是其主控制端只能在 SBCLK 的上升沿采样。 我们知道 TAS2564可设置为 在 SBCLK 的下降沿或上升沿发送 DOUT 数据。

    主控制端的要求：t_设置>6ns、t_设置>4ns、BCLK=24.576M

    用户所关心的情况是：

    当 TAS2564设置为 在下降沿传输 DOUT 数据时、如果使用的 TAS2564的 TD (DO-SBCLK)值为21ns、则不能有6ns 的建立时间。

    或者   、当将 TAS2564设置为在上升沿发送 DOUT 数据时、如果使用的 TAS2564的 TD (DO-SBCLK)值为0ns、则不能有4ns 的保持时间。

    由于 TAS2564具有不同的 TD (DO_SBCLK)值、因此在最极端的情况下、一些 TAS2564的 TD (DO SBCLK)值为0ns、而另一些则具有21ns 的 TD (DO_SBCLK)值。 TX_EDGE 只能配置一种情况、即软件无法同时适应这两种情况。 因为是使用上升沿来发送 数据、还是使用下降沿来发送 数据、建立时间和保持时间都无法同时满足。

    此致、

    艾米

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    尊敬的 Amy：

    我将与一些同事讨论这些问题、以获得新的观点、从而更好地了解客户方面的问题。
    我将在本周中与您联系。

    此致、
    -Ivan  Salazar
    应用 工程师

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

     伊凡、您好！

    抱歉、这里有任何更新？

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Amy：

    查看后、我有以下进一步评论：

    • 也许客户对于设置和保持时间的规格是指从 SoC 到 TAS2564的数字数据输出、这意味着从 TAS2564的角度来看 SDIN。 TAS2564数据表中为 SDIN 要求的建立时间和保持时间相似、均分别高于6ns 和4ns。
    • TD (DO-SBCLK)规范是采样边沿之后到下一次 SDOUT 转换的时间。  只要 SDOUT 在所选的 SBCLK 边沿期间正确锁存、从该边沿结束到 SDOUT 上的下一次转换的延迟可能需要高达21ns、但由于数据已被锁存、因此没有最小值。 这就是在这种情况下没有指定最小值的原因。

    希望这有助于结束这个问题、否则请告诉我们。

    此致、
    -Ivan  Salazar
    应用 工程师