[参考译文] TLV320ADC3140：在从模式下使用

你好，柳

在本例中，源时钟 BCLK 应为= 4通道 x FS (例如48kHz) x 世界长度(例如32位深度) >= 6.144Mhz。 PLL 仅支持44.1kHz 或48kHz 的倍数和约数的采样频率。 请参阅产品说明书的第8.3.2节、了解必要的时钟、器件具有自动时钟检测功能、因此无需手动配置 PLL。

MST_CFG1是一个寄存器、当在 MST_CFG0中将器件配置为主模式时使用。 当器件处于从模式(默认)时、器件 不会引用该寄存器以获取指令。

此致、

大家好、Daveon

感谢您的回复。
我了解。
如果我在主模式下使用它、这是否意味着我无法使用我想要使用的采样频率？
如果我希望以我想要使用的频率使用它、是否应该使用其他器件？
如果是、我也想了解该器件。

此致、
柳。

大家好、Daveon

如果我在没有 PLL 的情况下独自输入 MCLK、BCLK 和 FSYNC、MCLK 无限制是否正确？
在从模式下使用时、我是否可以13.1072MHz 在不使用 PLL 的情况下使用不受支持的频率(MCLK=PLL、BCLK=MCLK/2 = 6.5536MHz、FSYNC=MCLK/256=51.2kHz)？

此致、
柳。

你好，柳

遗憾的是、无论是在主模式还是从模式下、TLV320ADCx140/PCMx140-Q1器件系列都只支持两组采样率。 一组采样率范围为8kHz 至768kHz、涵盖48kHz 的9个约数和倍数。 另一组采样率范围为7.35kHz 至705.6kHz、涵盖44.1kHz 的约数和倍数。

此致、

大家好、Daveon

感谢您的回复。
没有 PLL 时是否相同？
由于 PLL 限制、我认为只能使用有限的采样率。
那么、如果我想以刚刚以类似规格编写的频率运行、那么我应该使用哪种 ADC 呢？

此致、
柳。

你好，柳

禁用 PLL 时、这可能是可行的。 我将在下周早些时候在 EVM 上进行确认、并相应地更新主题。

此致、

大家好、Daveon

感谢您的回复。
您能给我一个导出的配置文件、以便我使用该配置来试用一下吗？

此致、
柳。

这是验证期间使用的预设配置。 在51.2kHz Fs 处、如果您正在使用 EVM 或读取寄存器 xxxx、则器件将表明尽管传入的频率为51.2kHz、但时钟为48kHz。  例如 、如果提供10kHz Fs、器件将读取最接近的48/44.1倍数、因此器件将读取8kHz

# CHECKSUM 0
# Generated by ADCx140EVM-SW v3.0.5
# TLV320ADC3140 device configuration
# -----------------------------------------------------------------------------
# Reset
# -----------------------------------------------------------------------------
# Select Page 0
w 98 00 00
# Reset Device
w 98 01 01
# 1mS Delay
# -----------------------------------------------------------------------------
# Begin Device Memory
# -----------------------------------------------------------------------------
# Page 0 (0x00) Dump
# Select Page 0
w 98 00 00
# Wake up and enable AREG
w 98 02 81
# Clock Error Disable/Enable
w 98 04 40
# Channel 1 configuration
w 98 3c 80
# Channel 2 configuration
w 98 41 80
# Channel 3 configuration
w 98 46 80
# Channel 4 configuration
w 98 4b 80
#DSP configuration
w 98 6c 48
# Channel Input/Output Configuration
w 98 74 f0
w 98 1e 82
# M divider Enabled with Divider Value
w 98 1f c0

此致、