[参考译文] TMS320F28P550SG：在具有可变频率交流的 DCL 库中使用软件锁相环

请查看我们库中的其他 PLL（基于 Sogi）。 还请在 SPLL 上搜索 IEEE 文献。 需要检查的几个事项：  

• 更高的带宽 使 SPLL 能够更快地跟踪频率变化、但更容易受到电网噪声和谐波的影响。
• 较低的 BW  可以更好地滤除高频抖动、但可能会在频率斜升期间导致显著的相位滞后。
• 由于频率变化很慢（秒）、因此您可以优先选择较低的 BW 、从而确保高质量正弦输出且谐波失真非常小。
• 在较宽范围 (50Hz 至 120Hz) 内、基于 PI 的标准 SPLL 的环路增益可能会 发生变化、从而可能导致频谱高端出现不稳定。
• 考虑实施频率自适应 SPLL。 这种方法会根据估算频率自动调整内部系数（例如采样率或滤波器增益）、从而在整个 50Hz 至 120Hz 范围内保持恒定的阻尼比和稳定的相位裕度。
• 在频率转换期间、标准的 I 类或 II 类 PLL 将表现出 A  稳态相位误差  与频率变化率成正比。
• 如果在斜坡期间绝对相位同步至关重要、则可以使用更高阶的环路或  超前滞后补偿器  来尽量减少此滞后。
• 确保您的采样频率足够高、以避免出现噪声  别名使用  为 120Hz。 高性能逆变器的一条常见经验法则是采样率至少是最大基频（即>2.4kHz）的 10–20 倍。
• SPLL 必须能够从宽初始偏移开始“捕获“频率。 使用  锁频环 (FLL)  与 PLL 相结合、可帮助系统在 50Hz 或 120Hz 下可靠地获取锁、而无需手动干预。

谢谢 Shamim,这是真正有用的信息。 我将构建一个工程、使用我们的硬件来探索 PLL 行为、并根据您的上述输入、我认为我们应该能够管理比正常频率范围更宽的频率范围。

非常感谢、Iain