[参考译文] TMS320F28P650DK：上传到定制 F28P65 板时出现问题

您好：

对延误表示歉意、昨天是美国的假日。 请期待 EOD 的答复。

此致、
马特

您好：

您能否共享时钟配置设置？ 您使用的是内部还是外部振荡器？ 如果使用外部振荡器、使用内部振荡器（即 INTOSC2）时是否会出现问题？

此致、
马特

您好、

我们的电路板上有一个外部振荡器、我们已经尝试使用内部和外部振荡器进行引导。 当使用器件支持模块时、我们在这两种情况下都会收到“no compatible debug core found“（未找到兼容的调试内核）错误。 在禁用器件支持模块的情况下、 在这两种配置下、程序在 assert (SYSCTL_getClock (DEVICE_OSCSRC_FREQ)= DEVICE_SYSCLK_FREQ) 时失败。  

以下 是从时钟树文件本身生成的文件：

#ifndef CLOCKTREE_H
#define CLOCKTREE_H

//*****************************************************************************
//
// Summary of SYSPLL related clock configuration
//
//*****************************************************************************
//
// Input Clock to SYSPLL (OSCCLK)	= 10 MHz    (INTOSC1 provides OSCCLK)
//
//##### SYSPLL ENABLED #####
//
// PLLRAWCLK				= 160 MHz   (Output of SYSPLL if enabled) 
// PLLSYSCLK				= 160 MHz
// CPU1CLK					= 160 MHz
// CPU2CLK					= 160 MHz 
// CPU1_SYSCLK				= 160 MHz
// CPU2_SYSCLK 				= 160 MHz
// LSPCLK					= 40 MHz 
// EPWMCLK 					= 160 MHz	
	
//*****************************************************************************
//
// Macro definitions used in device.c (SYSPLL / LSPCLK)
//
//*****************************************************************************
//
//	Input Clock to SYSPLL (OSCCLK) = INTOSC1 = 10 MHz
//
#define DEVICE_OSCSRC_FREQ          10000000U
//
// Define to pass to SysCtl_setClock(). Will configure the clock as follows:
// SYSPLL ENABLED
// SYSCLK = 160 MHz = 10 MHz (OSCCLK) * 32 (IMULT) / (1 (REFDIV) * 2 (ODIV) * 1 (SYSCLKDIVSEL))
//
#define DEVICE_SETCLOCK_CFG         (SYSCTL_OSCSRC_OSC1  | SYSCTL_IMULT(32) | \
									 SYSCTL_REFDIV(1) | SYSCTL_ODIV(2) | \
									 SYSCTL_SYSDIV(1) | SYSCTL_PLL_ENABLE | \
									 SYSCTL_DCC_BASE_0)
									 
									 
#define DEVICE_SYSCLK_FREQ          ((DEVICE_OSCSRC_FREQ * 32) / (1 * 2 * 1))

//
// Define to pass to SysCtl_setLowSpeedClock().
// Low Speed Clock (LSPCLK) = 160 MHz / 4 = 40 MHz
//
#define DEVICE_LSPCLK_CFG  			SYSCTL_LSPCLK_PRESCALE_4

#define DEVICE_LSPCLK_FREQ          (DEVICE_SYSCLK_FREQ / 4)

//*****************************************************************************
//
// Summary of AUXPLL related clock configuration
//
//*****************************************************************************
//
// Input Clock to AUXOSCCLK	= 25 MHz (X1 provides AUXOSCCLK)  
//
//##### AUXPLL ENABLED #####
//
// AUXPLLRAWCLK				= 125 MHz (Output of AUXPLL if enabled)
// AUXPLLCLK				= 125 MHz 
//
//*****************************************************************************
//
// Macro definitions used in device.c (AUXPLL)
//
//*****************************************************************************
//
//	Input Clock to AUXPLL (AUXOSCCLK) = X1 = 25 MHz
//
#define DEVICE_AUXOSCSRC_FREQ 		25000000U
//
// Define to pass to SysCtl_setAuxClock(). Will configure the clock as follows:
// AUXPLL ENABLED
// AUXPLLCLK = 125 MHz = 25 MHz (AUXOSCCLK) * 40 (IMULT) / (2 (REFDIV) * 4 (ODIV) * 1 (AUXCLKDIVSEL))
#define DEVICE_AUXCLK_FREQ          (DEVICE_AUXOSCSRC_FREQ * 40) / (2 * 4 * 1)
//
#define DEVICE_AUXSETCLOCK_CFG      (SYSCTL_AUXPLL_OSCSRC_XTAL_SE  | SYSCTL_AUXPLL_IMULT(40) | \
									 SYSCTL_REFDIV(2) | SYSCTL_ODIV(4)| \
									 SYSCTL_AUXPLL_DIV_1 | SYSCTL_AUXPLL_ENABLE | \
									 SYSCTL_DCC_BASE_0)
									 
									 

	
//*****************************************************************************
//
// CPU1CLK / CPU2CLK Domain (160 MHz)
//
//*****************************************************************************
// VCRC
// TMU
// FPU
// HWBIST
//	

//*****************************************************************************
//
// CPU1 SYSCLK Domain (160 MHz)
//
//*****************************************************************************
// DCC
// DCSM
// CPUTIMERx
// DMA
// CLAROM
// CLA1
// XINT
// PIE
// GSxRAMs
// LSxRAMs
// MSGRAMs
// Mx/DxRAM
// BootROM
// ERAD
// WD
//	

/////////////////////	
// Gated CPU1 SYSCLK
/////////////////////
// USB
//

//*****************************************************************************
//
// CPU2 SYSCLK Domain (160 MHz)
//
//*****************************************************************************
// BootROM
// DCSM
// GSxRAMs
// WD
// CPUTIMERx
// DMA
// CLA1
// XINT
// PIE
// LSxRAMs
// MSGRAMs
// Mx/DxRAM
// ERAD
//
	
/////////////////////	
// Gated CPU2 SYSCLK
/////////////////////
// CPU2_CLA1
// CPU2_Timer
//
//*****************************************************************************
//
// Gated Peripheral EPWM Domain (160 MHz) 
//
//*****************************************************************************
// EPWM
// HRPWM
//
//*****************************************************************************
//
// Gated Peripheral SYSCLK Domain (160 MHz) 
//
//*****************************************************************************
// ADC
// CMPSS
// DAC
// ePWM
// eCAP
// eQEP
// I2C
// AES
// SDFM
// FSI
// PMBUS
// BGCRC
// SPI
// SCI
// EPG
// CAN
// UART
// LIN
// MCAN
//	
//*****************************************************************************
//
// Gated LSPCLK Domain (40 MHz) 
//
//*****************************************************************************
// SCI
// SPI

#endif // CLOCKTREE_H

您好：

您使用的是哪个版本的 SysConfig？

我们将使用 JTAG 对 P65 进行编程、将其连接到 CCS 上 LAUNCHXL-F28P65X 的 XDS110、并从 LAUNCHXL-F28P65X 中移除 0 Ω 电阻器

为了进行确认、未组装所有这些电阻器？

此外、当启用器件支持模块以使用时钟树工具时、我们无法上传到电路板、因为我们会收到错误消息“No compatible debug core found“。 无其他信息。

 您是否可以 尝试通过“无工程调试“连接、然后加载固件？ 请确保在目标配置文件 (.ccxml) 中选择了正确的 P65x 型号。 详细信息可在此处找到： https://software-dl.ti.com/ccs/esd/documents/users_guide/ccs_debug-main.html#manual-launch

在 以下两种配置下、程序在 assert (SYSCTL_getClock (DEVICE_OSCSRC_FREQ)= DEVICE_SYSCLK_FREQ) 时失败。  [/报价]

您是否可以使用闪存工具验证该程序是否已正确安装？ 在 CCS 中：Run > Load > Verify Program...

此致、
马特