[参考译文] TMS320F28335：将 McBSP 用作 SPI 操作

Janet、

根据您对 RDATDLY 的描述、我假设客户使用我们的 McBSP 作为 SPI 主设备；您还能告知 CLKXP 和 CLKRP 位的状态吗？  我想确保我正确理解 TRM 第695页等预期的时序。   

同样在第696页、我们能否确认客户代码是否遵循从复位释放的程序？  具体而言、在使采样率发生器退出复位以及从复位中释放发送器和接收器后、2个采样率发生器时钟等待。

我不确定在此模式下 RDATDLY 中的值2会执行什么操作、因为它提到未定义。  客户是否发现这种行为与值1不同？

最棒的

Matthew

Matthew、

我检查了代码是否遵循 用户手册的所有步骤。

2我使用相同的代码并 将通信速率设置为12.5m Hz。   无论 RDATDLY 中的1还是2，都没有不同的行为。 它都能正常工作。

 我检查 MISO 信号的设置时间是否超过30ns。  

 只要我 将通信速率设置为15M Hz 以上、就必须在 RDATDLY 中设置2才能使通信正常工作、因为我注意到 MISO 信号的设置时间为22ns。

长川

感谢您提供的额外详细信息、您能否共享12.5MHz 和15MHz 运行的所有 McBSP 寄存器设置？  您还可以共享 LSPCLK 分频器信息吗？  如果更容易在 CCS 中获取寄存器的屏幕截图、则可以。

我想确保我了解 McBSP 边界上以及时钟生成电路中的时钟速率。

还请确认 CPU 时钟、它是150MHz 吗？

12.5MHz 时 RDATDLY 的行为(即1或2时无差异)是我通常所期望的。

最棒的
Matthew

所有寄存器设置如下所示

"确定"表示接收数据正确。

我确认 CPU 时钟为150MHz。

长川

感谢您提供信息。  我想尝试以下操作：

根据 SRGR1寄存器中 CLKGDV 的值、我相信您的低速时钟分频器为1 (LOSPCP = 0)。

我想更改 LOSPCP = 1、这将使低速时钟= 150/2 = 75MHz。

然后将 CLKGDV 更改为值5 (对于12.5MHz)和值4 (对于15MHz)、并查看 SPI 模式是否与时钟的这种变化一同工作。

最棒的

Matthew

Mattew

我按照您的建议、通过将   CLKGDV 设为5 (对于12.5MHz)和4 (对于15MHz)的值来进行测试。 所有结果都不正常。

当我将  CLKGDV 设 为值 9 ( 对于7.5MHz)时、SPI 模式工作正常。

长川

您能否澄清 C28x 是 SPI 主器件还是从器件？  从时钟限制来看、我们似乎处于从机模式、由于 McBSP 如何对传入时钟进行采样、因此有一个8个 LSPCLK 的从机时钟最小分频器。

最棒的

Matthew

Matthew、

根据我附加的寄存器表、我在设计中将 McBSP 设置为 SPI 主器件。 我知道受控模式中的限制。 但是、没有有关 SPI 主器件的信息。 例如、满足我的应用要求的最大频率。  请帮帮我。

我做了一个测试、发现一件有趣的事情、就是通信正常(如下面所示)、即使设置时间也可能小于30ns。 根据 SPI 时序限制、它应该有一些 问题。  

您是否认为  McBSP 作为 SPI 主器件设置时序要求 最小值为30ns。 值是否正确？  

黄色通道：CLK (15M Hz)

绿色通道：MISO

长川

此器件上的最大速度受 GPIO 压摆率限制。  在这种情况下、在器件的所有条件下最高频率为25MHz；但它不是二进制类型限制。  这可能是某些器件、尤其是在标称条件下(例如室温和电源轨> Vmin)、能够提供器件上所见的更好性能。

我认为这也是一个规格、在该规格中、您还可以看到更快的切换速率、但引脚无法正确转换为 VOL/VOH 规格、速度比我们更快。  如果您同意上述解释、请告诉我。

无论如何、我认为我可能知道接收问题的根源；正是 GPIO 引脚本身内联的鉴定逻辑。  默认设置是将传入信号与 SYSCLK 同步。  问题是 McBSP 内部也存在此逻辑、因此我们将同步两次、从而导致 Rx 信号相对于 SPICLK 的延迟。

对于已配置为 RX 的 GPIO、您需要将其 GPAQSEL (或 GPBQSEL)更改为异步= 3 (默认情况下将其设置为0)。  

请告诉我这是否可以解决问题。

最棒的

Matthew

长川

我将会对此进行研究；我需要另外一天与其他一些 C2000团队成员进行磋商。  只要我们移除 GPIO 上的同步、路径中就不应存在另一个与 CPU 时钟的同步器。

是否可以确认用于 SPICLK 的 GPIO 也设置为异步、即使这是输出？  虽然在 SPI 主模式下、我不认为返回路径将用于为内部逻辑计时、但我想将其排除为潜在问题。

最棒的

Matthew

Matthew、

我犯了一个错误、我想更正 我所依赖的先前信息。  

对于配置为 RX 的 GPIO13 I、  其 GPAQSEL1的位(27、26) 设置为0

对于配置为 CLK 的 GPIO14 I、  其 GPAQSEL1的位(29、28)设置为0

在我将所有这些设置为 Async = 3后、通信工作正常、问题似乎已得到解决。

请告诉我相关信息吗？