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现在我在280049上测试 ADC 样本、 使用3.184V 的外部基准。 当我将 ADC 采样引脚连接到 GND 时,采样值为0,这是正确的
但是、当我将 ADC 采样引脚连接到 DSP 的 VREFHI 引脚时 、样本默认值仅为4027、而不是4096、导致这种现象的因素是什么? 这是正常的吗?
这可能是由以下几个因素引起的:
1) 您能看到 VREFHI 连接的 ADC 采样引脚中还有哪些其他组件或连接(RC 网络或其他电路)吗? 如果有一个网络连接到采样通道、则信号可能会进入分压器、在该分压器中、采样通道实际上会低于 VREFHI 的值
2) 您能否确认将哪个引脚用作采样通道并确保这不是 DAC 信号之一(VDAC、DACOUT...等)? 如果 DAC 处于活动状态、并且您使用的 ADC 采样通道是 DAC 多路复用器之一、则输入信号可能与 DAC 信号保持一致。
如果您可以提供有关电路的更多详细信息、这将有助于调试该问题。
此致、
Joseph
完美答案、 原因是 AD 端口上有一个 RC 滤波器、R=2K C=0.1uF;
为什么 RC 如此重要? 我只是对直流信号(VREFHI)进行采样
ADC 端口的内部电阻是多少?
请参阅 ADC 输入模型(7.10.1.2.3)下的数据表部分。 它有一个表、其中包含相关的采样电容、多路复用器电阻和每个引脚的寄生电容。 在 ADC 章节(13.15.2)中的选择采集窗口持续时间下的 TRM 部分也有另一个重要部分。 TRM 中的这一部分很好地说明了整个电路阻抗如何影响转换、特别是采样时间(SH)。
使用您提供的 RC 值、我计算出1/4LSB 趋稳误差所需的采样时间为~140uS。 SH 寄存器、ACQPS 只能保持(511+1)* SYSCLK 周期的最大值。 在 F280049器件中、最大 SYSCLK 为100MHz (10ns)、因此 ADC 的最大采样时间为5.12uS。 您可以将 ACQPS 增加到最大值、但这将不足以进行 输入信号精确采样的采集时间。 这就是您看不到完全转换的原因。
您可以通过以下两种方法来解决此问题:
-降低外部阻抗(RC)、并使用 TRM 中的示例案例来确保您具有适当的 SH
-如果您绝对 需要 RC (可能用于滤波)、则必须 在 RC 网络之后添加一个缓冲器(单位增益)、然后再将信号馈送到 ADC 输入、
此致、
Joseph
非常感谢您的详细回答,但很抱歉 我找不到13.15.2 TRM 只有13.14章、 我也找不到280049数据表中的7.10.1.2.3、我下载了最新页面。 可以帮帮我吗?
由于在我们的项目中、所有交流采样信号或直流采样信号(电压或电流)都具有 RC 滤波器、 这是否意味着这些信号的采样偏置更大?
很抱歉、我可能是指 TRM 和数据表的旧副本。 请 在 TI.com 上下载 TRM 和数据表的最新版本。 在文档的最新版本中、有关我所参考的值和示例、请参阅 TRM 第13.13.2节(选择采集窗口持续时间)和数据表第7.10.1.2.3节(ADC 输入模型)。
基本上是的。 同样、您提到的外部 RC 网络可用作低通滤波器、ADC 输入网络本身也 根据 ADC 输入模型、输入还可用作另一个低通滤波器、这些网络和阻抗的组合将影响 ADC 采样电容器的稳定时间、我们无法控制这一点、因为这是 RC 网络的行为。 我认为您的最佳选择是在2K/0.1uF RC 网络之后添加一个运算放大器缓冲器、然后再将其馈送到 ADC。 运算放大器缓冲器的作用是将外部 RC 与 ADC 输入隔离、并增加 ADC 信号的驱动强度。
此致、
Joseph
感谢您的专业回答、尽管添加运算放大器缓冲器是一种成本增加方法、但我们可能不会使用。 因此、这就是我们为 两个样本添加校准的原因。
通过我们的讨论,我知道为什么会出现如此大的采样误差。
谢谢!
我建议您在280049中、TI 可以对 PGA 进行双增 益选择(但现在最小增益为3)