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器件型号：TMS320F28388D 主题中讨论的其他器件：C2000WARE
您好！
对 CLB 时钟有一些疑问：
1) 1) CLB 最大时钟为100MHz、因此 CLBCLKDIV 应为2个或更大的值
2) 2) TILECLKDIV、最大频率是多少？ 逻辑块时钟是否可以低于 CLB 时钟？
我们是否有详细文档？
BR、Jordan
您好！
对 CLB 时钟有一些疑问：
1) 1) CLB 最大时钟为100MHz、因此 CLBCLKDIV 应为2个或更大的值
2) 2) TILECLKDIV、最大频率是多少？ 逻辑块时钟是否可以低于 CLB 时钟？
我们是否有详细文档？
BR、Jordan
您好！
是的、正确的是、有2个分频器将"源"缩放至 CLB CLK。 第一个分频器可提供高达8的分频、而第二个分频器(逻辑块时钟分频器)可提供高达2的分频。 API 的详细信息和配置参数可在 F2838x Driverlib API 用户指南(位于 C2000Ware 内)中找到、如下所示：
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此致
Himanshu
