大家好、团队、
我有一位客户正在尝试找到 F28377S 器件缓冲 DAC 的最大时钟。 经过时钟结构和 DAC 方框图后，客户收到了以下反馈：
" 我费尽周章 地研究了时钟系统。 这是与缓冲 DAC 相关的方案。 在此 方案中、XL (参考 osc)->PLL (乘法器)->PCLKCR13 (DACa 的门)。 根据它、DAC 时钟被设定为200MHz 的 SYSCLK。 我是对的吗？ 我不会与系统 PLL 混乱、系统 PLL 设置由 SYSCTRL.c 文件完成的 CPU 时钟。 我要问一个简单的问题：什么是缓冲 DAC 时钟、我也在随附的图片中画出了这个问题。 "
缓冲 DAC 如何选通。
感谢你能抽出时间、
Kishen
