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器件型号：TMS320F28335 大家好、我的客户使用的是 F28335、发现主设备和从设备之间的时钟时间令人困惑。
在表5-32中、主器件的 SPICLK 高电平脉冲持续时间被限制在0.5tc (SPC) m-10至0.5tc (SPC) m+10。
在表5-34中、从器 件的 SPICLK 高电平脉冲持续时间被限制为0.5tc (SPC) s-10至0.5tc (SPC) s、这比主器件更严格。
在两个 F28335之间进行通信时、时钟由主器件生成、但时钟可能超出从器件的范围、因此在这种情况下、什么是错误的？
2.我的客户通过 SPI 在 FPGA (主器件)和 F28335 (从器件)之间进行通信、SPICLK 频率为4MHz。 因此、对于从器件 F28335、SPICLK 周期为250ns、SPICLK 高电平的最大时间为125ns、SPICLK 低电平为125ns、但 FPGA 无法生成如此精确的时钟、实际 SPICLK 高电平为128ns、而 SPICLK 低电平为122ns (即使我们将它们各自配置为125ns)。 我们如何解决这个问题？ SPICLK 高电平和低电平限制为 SPICLK 周期的一半似乎不合理、因为这意味着高电平和低电平只能为 SPICLK 周期的一半。
