您好!
我们需要选择最适合我们应用的 C28346器件。 我们的主要设计重点是实现尽可能最佳的 HRPWM 参数并充分利用55ps 分辨率。 为了实现这一点、我们提供了一个外部低抖动 CMOS 时钟、以避免内部 PLL 可能引入的额外噪声和抖动。 但外部时钟 CMOS 输入限制为150Mhz、而使用300MHz 器件则对我们的应用有利。
我们的问题是–如果我们使用内部 PLL 将外部150MHz 时钟加倍,您能估计对抖动和 PWM 性能有何影响吗?
此致、Pawel
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您好!
我们需要选择最适合我们应用的 C28346器件。 我们的主要设计重点是实现尽可能最佳的 HRPWM 参数并充分利用55ps 分辨率。 为了实现这一点、我们提供了一个外部低抖动 CMOS 时钟、以避免内部 PLL 可能引入的额外噪声和抖动。 但外部时钟 CMOS 输入限制为150Mhz、而使用300MHz 器件则对我们的应用有利。
我们的问题是–如果我们使用内部 PLL 将外部150MHz 时钟加倍,您能估计对抖动和 PWM 性能有何影响吗?
此致、Pawel
Pawel、
有用的详细信息:
您是否使用 XCLKIN 作为时钟源? 如果是、则150MHz 的时钟输入正常。
有时、使用较慢的输入时钟是有道理的、这样您就可以利用 PLL 的时钟分频器。 这有助于减少在乘法时钟时可能引入的一些噪声。
抖动通常在 PWM 的宽度范围内平均、一些时钟周期将很快、一些时钟周期会随着时间的推移而缓慢平均。 使用干净的时钟源将有助于 HRPWM 的标准"非 HR"部分、但不会影响 MEP 的大小。
MEP 尺寸将随工艺、温度和电压的变化而变化。 增加电压和降低温度将减小 MEP 步长。
要回答您的问题:
PLL 对 PWM 性能的影响应最小、对 MEP 大小没有影响。
您可能关心的一些事项:
此致、
Cody
您好、Cody、
是的、我们 将使用 XCLKIN 输入。 我们有一个由 DDS 生成的可配置干净时钟。 进行了比较
我们 将其设置为 150MHz、但我们可以将频率更改为任何其他值。 甚至高达300MHz、
但是,根据我们的理解,XCLKIN 只接受150MHz 的频率?
如果我们使用内部 PLL、那么引入哪些额外抖动至关重要
来使 XCLKIN 时钟信号加倍( 为的内核计时很有用
具有 300MHz 时钟的处理器、但仅当它不会降低抖动时
性能)。
如果更好(对于抖动)使用,例如75MHz XCLKIN 和 PLL
时钟的4倍、我们也可以这么做。 但我们必须知道,它更好
而不是使用 PLL 进行双倍计算(x2)。
数据表中没有关于内部 PLL 时序性能的信息、这正是我们所要求的
一个示例。
此致、Pawel
Pawel、
校正使用 XCLKIN 时的最大输入频率为150MHz。
我们不提供 PLL 的抖动规格、您为什么会关注这样一个精确的时钟? 大多数应用可以接受合理的抖动量。
使用 PLL 分频器有助于减少我乘法 PWM 时引入的抖动。 假设当 PLL 倍频时、它会增加 XPS 抖动。 如果随后在 PLL 输出上使用"/2"分频器、它将使频率减半、并将总抖动降低至~(X/2) PS。
此致、
Cody