[参考译文] TMS320F280049：SYSCLK 和 ADCCLK 如何影响 ADC 采样、转换和结果？

您好、Wayne、

如果输入阻抗高于理想值或驱动带宽低于理想值、则需要从最小值增加 S+H 持续时间。 理想情况下、在驱动50欧姆或更低纯阻性输入的10MHz+运算放大器附近、处于性能良好的位置。 如果样本背靠背、S+H 持续时间的增加将导致增加触发到输出延迟和降低采样率。

降低 ADCCLK 将导致转换花费更长的时间、因此触发到输出延迟、采样到输出延迟和采样背对背转换的时间都将增加。

通常、您希望以最大可能的 ADCCLK 运行以减少延迟。 由于不用于转换时钟不会自由运行、因此通过减少 ADCCLK 不会节省功耗。

能够调整 ADCCLK 预分频的主要原因是、如果使用了不同的 SYSCLK、则需要使用不同的分频器获得最大值或尽可能接近最大 ADCCLK。

如果使用的 VREFHI 驱动电路带宽不是很好并且/或者 VREFHI 和 VREFLO 之间的电容器太小或者放置在离基准引脚太远的位置、那么 ADC 可能无法在其最大额定频率下运行。 在这种情况下、可能需要降低 ADCCLK 以减轻糟糕参考设计的影响。