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[参考译文] TMS320F28035:PWM 容差

Guru**** 2609955 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/microcontrollers/c2000-microcontrollers-group/c2000/f/c2000-microcontrollers-forum/685749/tms320f28035-pwm-tolerance

器件型号:TMS320F28035

香榭丽舍

我们的客户要求我们计算 PWM 占空比的容差。

我遵循此标准来确定容差、请帮助检查。

http://processors.wiki.ti.com/index.php/PLL_Jitter_on_C28x_Devices

 

使用公式1

  • 输入时钟频率= 20MHz +/- 30ppm。
  • PLL 输出时钟频率= 120MHz
  • SYSCLKOUT=(PLL 输出/2)= 60MHz

这意味着:

   输入时钟抖动=> 20MHz、30ppm => 1.5ps

2.   [PLL_OUTPUT CLOCK_PERIOD * 0.05 * sqrt (2)]=(1/120MHz)*.05 * sqrt (2)= 589.25ps

   PLL 抖动=最大值(1.5ps、589.25ps)= 589.25ps

PWM 分辨率:16.67ns、PWM 最差容差:589.25ps/16.67ns * 100 = 3.53%

 

 

我们的估算值是否正确?

韦恩

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    韦恩、

    在您的第一次计算中、我认为您应该使用总计60PPM、因为它是一个+/-数字(导致:3.0 ps)、但它明显小于 PLL 的抖动、因此这不应该是一个问题。

    最坏的情况、如果您的 PWM 脉冲为1个系统时钟宽... 那么、它可以关闭高达3.53%。

    但实际上、PWM 脉冲将为100、1000甚至10000个时钟周期、抖动将基本抵消。

    此致、
    Cody  

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    Cody、

    我不太理解您在这里所说的"取消"是什么意思。
    这是否意味着、如果 PWM 周期为100个时钟周期宽、那么该容差应视为3.53%/100 = 0.0353%?
    这是您的意思吗?

    韦恩
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    韦恩、  

    我的理解是、时钟抖动是随机的、具有大致高斯分布。 简化后、大约一半的时钟脉冲将比预期的长、另一半的时钟周期将比预期的短。 因此、可以放心地假设在一段时间内、大多数抖动都会消除。  

    我无法肯定地说、抖动将在 x 个时钟周期后抵消、因为这取决于系统。 根据我对 PWM 的经验、客户通常不会抱怨 PWM 上的时钟或 PLL 引起的抖动。  

    如果您的客户希望了解时钟抖动的影响、他们应该能够使用函数发生器为器件提供时钟并有意添加抖动。 注意:您将需要一个相当好的函数发生器、或者它的信号抖动可能太大、无法进行测量。

    现在、要回答您的问题:3.53%/100是 最佳情况下的抖动、这假设之前的所有周期都会抵消、并且您只有最后一个时钟周期的不确定性。 我怀疑您会看到一个数字这么好、这是一个取决于系统的因素、客户只需测试即可查看其 PWM 具有的总抖动。 同样、分布应该大约为高斯分布、并且大多数抖动应该抵消。

    此致、
    Cody  

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    Cody、

    谢谢你。

    韦恩