工具与软件:
大家好、团队成员:
关于 ET1100的连接、我有两个问题、您能帮助澄清一下吗? 谢谢。
1. ET1100通过 EMIF 端口连接至 TI 的28377。 如果启用 BUSY 信号、是否可以在100ns 周期内访问 ET1100? 或者为了保证时序安全、我需要满足大于280ns 的写入周期要求吗?
2. BUSY 信号进入 DSP 的 XWAIT 信号、但不通过 FPGA、延迟约10ns。 时序设计是否需要进行任何调整?
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大家好、团队成员:
关于 ET1100的连接、我有两个问题、您能帮助澄清一下吗? 谢谢。
1. ET1100通过 EMIF 端口连接至 TI 的28377。 如果启用 BUSY 信号、是否可以在100ns 周期内访问 ET1100? 或者为了保证时序安全、我需要满足大于280ns 的写入周期要求吗?
2. BUSY 信号进入 DSP 的 XWAIT 信号、但不通过 FPGA、延迟约10ns。 时序设计是否需要进行任何调整?
尊敬的 Shengyue:
是将 ET1100连接至 CS0作为同步存储器还是将 CS[4:2]作为异步存储器?
如果 ET1100用作异步存储器、则写入周期时间由 w_setup、w_strobe 和 w_hold 的设置决定、这些设置定义了数据引脚的设置时间、选通时间和保持时间。
1.写访问长度必须满足存储器(ET1100)的最小写周期时间要求
2. 必须设置 W_STROBE 以满足存储器(ET1100) NCE 脉冲宽度约束
请参阅 ET1100数据表中的 AC 特性以确定这些参数的适当设置。