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器件型号：TMS320F28388D 主题中讨论的其他器件：SysConfig
工具与软件：
您好！
当使用 CLB 生成时钟信号并通过 CLB 输出交叉开关将其路由到 GPIO 时、我会遇到意外行为。
消息
- 我将生成两个时钟、并使用 CLB 输出交叉开关将它们路由至 GPIO。
- 输入 Xbar 启用 CLB 计数器。
- 除非生成时钟信号、否则我的目标是将 GPIO 保持为高电平。
观察到的行为
- 两个时钟信号都反相时： GPIO 启动高电平。 当计数器启动时、CLB 会按预期生成时钟。 但是、当计数器停止时、两个 GPIO 都保持低电平。
- 无反转： GPIO 启动低电平。 当计数器启动时、正确生成时钟、但在停止后、两个 GPIO 都保持低电平。
- 仅反相一个时钟信号： 反相 GPIO 启动为高电平、另一个启动为低电平。 在重复启动和停止期间、一个 GPIO 保持高电平、另一个低电平、但这是不可预测的交替。
CLB 逻辑控制寄存器(CLB_DBG_OUT)反映了此行为、指示 CLB 输出交叉开关反转模式和 CLB 输出之间存在相关性、这是我未预料到的。
如果对这种相关性有任何见解、将不胜感激。
此致、
Wilko.
