工具与软件：
尊敬的专家：
当28035芯片 SPI 模块运行外部闪存扩展时、指令+地址或者指令+数据被分成两次并从主机发送到从器件。 这两次之间存在一定的延迟(us)、CS 总线会异常拉高、导致闪存错误地将一条指令解释为两条指令。 然后、在 F28035器件期间会发生 SPI 通信问题。 您能明白为什么在两个命令之间延迟吗？ 为什么 CS 信号在此处拉低？
尊敬的 Jason：
客户使用 GPIO19控制 CS 信号、该问题可以解决、但如果他们使用选项1 固件使用 SPISTE 功能、如果两个命令的 延迟过长、CS 将上拉为高电平、如图.1所示。 您能否确认 SPI 模块将自动识别如果长时间未收到指令、CS 引脚将自动拉至高电平？ 谢谢。
请参阅器件 TRM SPI 部分的第11.3.2节主模式：
C2000被设置为在通信后自动停止 SPICLK、并应相应地自动控制 SPISTE。
如果用户尚未使用 SPI Tx FIFO 缓冲区、我建议他们这样做、因为上面的 TRM 摘录描述了此功能如何更改此行为。
请告诉我这是否有帮助。
此致、
Jason Osborn
