[参考译文] LMK05318B：用于实现最佳抖动性能的配置

尊敬的 Alberto：

1. 是否可以仅使用 APLL1 并关闭 DPLL 来实现小于 70fs 的抖动？
   1. [JB]是的。在 12kHz 至 20MHz 偏移范围内、250MHz 的性能为 47fs。 在这里、我使用设置为 50MHz 的 SMB100A 作为 XO 输入（禁用 DPLL）。
   2. 
2. 不使用 DPLL 的缺点是什么？
   1. [JB] DPLL 允许使用以下特性：DCO 运行、保持、无中断切换、以及灵活的输入锁定到多个输入、1PPS 输入锁定。
3. 在 DPLL 关闭的情况下、我是否可以使用 50 或 100MHz XO？ （APLL1 的输入和输出频率之间的比率将为整数。）
   1. [JB]是的、上图使用整数 N 分频器模式来使用 50MHz XO 输入。
      
   2. 
   4. e2e.ti.com/.../e2e_5F00_XO_3D00_50M_5F00_OUT_3D00_250M_5F00_integer-mode.tcs
4. 如果我使用 DPLL 但没有基准 (PRIREF 或 SECREF)、会发生什么情况？  这是允许的配置吗？
   1. [JB]是的、但请记住、当禁用 DPLL 时、可以节省功耗。 您仍然不希望将 DPLL 与 50MHz 或整数相关 XO 输入一起使用、因为当使用 DPLL 时、这会导致整数边界杂散（因为 DPLL 必须以分数 N 分频器模式运行）。
5. 我是否可以将来自 FPGA 的 25MHz 时钟用作 DPLL 的 PRIREF？
   1. [JB]是的、但是、请确保使用非整数相关的 XO 输入、例如 48MHz、54MHz、38.88MHz、24MHz 等

此致、

Jennifer

尊敬的 Alberto：

正确、在 APLL LBW 以下（使用默认 APLL 环路滤波器设置时为 LMK05318B 为 1kHz）、XO 输入相位噪声决定了输出相位噪声。

如果 XO 输入噪声低于 1kHz、我们将对低于 1kHz 的输出产生这种影响。

我的应用手册有助于更好地说明这一点、请参阅相位噪声曲线：

https://www.ti.com/lit/an/snaa396a/snaa396a.pdf?

对于仅 APLL 运行模式、XO 输入范围低于 APLL LBW。

在 APLL + DPLL 运行模式下、XO 输入和 REF 输入在 APLL LBW 以下占主导地位。

是的、LMK05318B 是推荐使用的器件、因为可以使用具有超低抖动 BAW VCO 的 APLL1。 我们还提供 4 路输出版本 LMK5B12204、是同一系列的一部分。

在之前的配置（仅 APLL）和这个新配置 (DPLL 通过 48MHz XO 输入锁定到 25MHz) 之间、节省的功耗为 30mA。 启用所有输出。

e2e.ti.com/.../e2e_5F00_XO_3D00_48M_5F00_REF_3D00_25M_5F00_OUT_3D00_250M.tcs

此致、

Jennifer